M0 M3 M4 Soft IP Cores For Sale

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├─AT420-DA-03001-r2p0-00rel0
9 S" t# q2 `0 }. L │  └─docs
4 y) o( V" R4 C- G( f │          DDI0337G_cortex_m3_r2p0_trm.pdf
│         
' u" T" W# u0 y' F ├─AT420-DC-02008-r2p0-00rel0
│  └─docs
│          DII0194A_cortex_m3_r2p0_csg.pdf
( D$ C' o! Y/ F4 n( t1 W │         
6 [' k: y% Z6 r ├─AT420-DC-13001-r2p0-00rel0
  K' D) y  c; N │  └─docs
* K4 b0 H) L$ h, k
│  │  │          CM3CodeMux.v
$ }" T" t% u$ r( a │  │  │          CM3flashmux.v
1 t& l, g8 C9 D7 e9 j │  │  │          CM3ROMTable.v
│  │  │          CortexM3Integration.v
2 H5 S% \6 }9 G9 y1 n │  │  │         
│  │  ├─dapswjdp
│  │  │  │  README_DAPSWJDP
│  │  │  │  
; k, J# k3 X5 W0 D │  │  │  └─verilog
│  │  │          DAPDpApbDefs.v
$ W  e$ R; X  j3 q │  │  │          DAPDpApbIfClamp.v
7 M' S* Y! F! r2 d8 ~, n2 Y6 M3 G0 o │  │  │          DAPDpApbSync.v
│  │  │          DAPDpClamp0.v
│  │  │          DAPDpEnSync.v
│  │  │          DAPDpIMux.v
│  │  │          DAPDpSync.v
│  │  │          DAPJtagDpDefs.v
│  │  │          DAPJtagDpProtocol.v
& s/ L1 u1 k' J  c │  │  │          DAPSwDpApbIf.v
$ [% @. @) c9 Z9 \! v) m5 }! U- t& ~/ y │  │  │          DAPSwDpDefs.v
│  │  │          DAPSwDpProtocol.v
│  │  │          DAPSwDpSync.v
│  │  │          DAPSWJDP.v
! z. H. A; V1 x7 B% o │  │  │          DAPSwjDpDefs.v
2 p) I: {5 t' g8 J8 p( {" ~ │  │  │          DAPSwjWatcher.v
1 N) }0 ?: }$ `/ L9 E │  │  │         
│  │  ├─models
│  │  │  └─cells
: G3 y, a. N# w3 O │  │  │          CM3ClkGate.v
! v2 i; _8 v. _: N: B( F8 K │  │  │          CM3EtmClkGate.v
│  │  │          CM3Sync.v
$ @, `( t* G/ Z' ]3 B, q8 g% v │  │  │         
* X+ p0 ?/ o  R │  │  └─tbench
- z  I( f; h) r6 N, f │  │      └─verilog
│  │              AhbToApb.v
│  │              AtbLogger.v
│  │              BusMatrix.v
* W- ?3 ]! R& U! f6 k │  │              ClkReset.v
6 t5 v$ R+ i5 n5 n2 B* n │  │              CM3BusComparator.v


│      │  │  exclude_list.sc_waitstate
, K9 E+ |% ^& x! e5 B* D
             │  └─fe_tsmc090g_sc-adv_v10_2007q4v2
             │      │  scadv_tsmc_cln90g_rvt_ff_1p1v_m40c.cdB
& R" Z# r1 H$ i2 b             │      │  scadv_tsmc_cln90g_rvt_ss_0p9v_125c.cdB
  z3 g9 [4 a4 x9 c2 [; z0 ?5 Z             │      │  scadv_tsmc_cln90g_rvt_tt_1p0v_25c.cdB
             │      │  
  i* P# Q* j% b2 ]3 u* K             │      └─scadv_tsmc_cln90g_rvt_tt_1p0v_25c_dv.cl
             │              cells_1.geo
: N& E$ g0 z8 A4 S# V             │              cells_1.pwr
1 ?* l7 C' r. D; A             │              index.cli
+ P( w6 w# B$ a  Q             │              README.TXT
             │              rulesets
# I3 U& |# Q( t  L" I5 A             │              VERSION.TXT
$ x) v" ~# V: E$ U             │              vias_1.geo
# r. O. Q5 S6 {! H+ M& r9 z- i, f9 ?             │              
8 o" u6 s+ z( w  n. M8 F             └─tsmc
                 └─t-n90-lo-sp-002-f1_1_6a_20060914
                     └─6X2Z
                             corner.defs
8 P8 n. y$ y% H" Z( s4 M
├─integration_kit
│  ├─logical
│  │  ├─cm0ikmcu
; j; U9 _6 I4 X, {% R+ v! K │  │  │  └─verilog
│  │  └─tbench
5 [$ a, L' \. R( m( f │  │      └─verilog
│  └─validation
│      ├─glogs
8 Z( w+ l+ t/ n  x' w9 U* J │      ├─logs
│      ├─mdk
│      ├─srpg
│      ├─tests
$ s7 \5 P  \+ _  C' X. f │      │  └─CMSIS
8 E6 y9 m2 o+ x% X( N' e+ j5 o │      │      └─Core
# x( |! @* m0 T( ? │      │          ├─CM0
│      │          └─Documentation
- N* l- x5 Y) L4 U! u │      └─vectors
├─ipxact
│  ├─busdefs
│  │  ├─amba.com
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│  │  └─arm.com
│  │      ├─CoreSight
1 u$ p& @7 |& o- f │  │      ├─Cortex-M0
│  │      └─CortexMCores
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│      └─arm.com
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