Cortex-M0/M3/M4 Source Codes

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Cortex-M0/M3/M4 Source Codes

8 w  z: ?+ q* z" Ficonstart@gmail.com
* Y$ ~' O3 R) _  u7 M) y
$ K1 l: n' e: j5 V0 Q3 j4 [├─AT420-DA-03001-r2p0-00rel0
│  └─docs
( V: p" m6 T) Z8 p│          DDI0337G_cortex_m3_r2p0_trm.pdf
2 a6 z* s5 b4 Z! ?" j& F2 j│         
├─AT420-DC-02008-r2p0-00rel0
│  └─docs
│          DII0194A_cortex_m3_r2p0_csg.pdf
: j* p! L9 L1 u& w+ ]│         
$ W* d* v4 b+ o# T$ e├─AT420-DC-13001-r2p0-00rel0
│  └─docs
; C7 f4 {" A" A) E/ }
│  │  │          CM3CodeMux.v
7 {6 o/ i5 U# d; O0 ^6 E& e# h% j│  │  │          CM3flashmux.v
3 ~- W  X8 V. F9 ^/ J* l1 m% i4 c│  │  │          CM3ROMTable.v
+ I, `: J1 s$ Z1 q; T* m2 I5 @$ k│  │  │          CortexM3Integration.v
1 a- W, h3 v% D1 h│  │  │         
/ G+ ?4 b3 |) x# j: f3 r│  │  ├─dapswjdp
│  │  │  │  README_DAPSWJDP
│  │  │  │  
│  │  │  └─verilog
; R9 q, g- s: m3 f( T. m! o5 s$ Y│  │  │          DAPDpApbDefs.v
│  │  │          DAPDpApbIfClamp.v
│  │  │          DAPDpApbSync.v
$ Q( E) n3 r0 {/ u% t" r4 s1 x│  │  │          DAPDpClamp0.v
│  │  │          DAPDpEnSync.v
+ `( W. X1 r0 J5 L. T9 \6 W3 R5 G. X│  │  │          DAPDpIMux.v
│  │  │          DAPDpSync.v
1 d' R6 y7 C; m- I│  │  │          DAPJtagDpDefs.v
│  │  │          DAPJtagDpProtocol.v
│  │  │          DAPSwDpApbIf.v
│  │  │          DAPSwDpDefs.v
│  │  │          DAPSwDpProtocol.v
( I; L& z8 B1 |0 H8 [2 q0 N│  │  │          DAPSwDpSync.v
│  │  │          DAPSWJDP.v
5 G; E: v$ c) p7 A$ h3 b7 t$ @│  │  │          DAPSwjDpDefs.v
6 f3 M  T2 F9 V% m+ g9 z; F/ O│  │  │          DAPSwjWatcher.v
9 f; Y' c4 W- u8 F│  │  │         
│  │  ├─models
│  │  │  └─cells
│  │  │          CM3ClkGate.v
3 r  y0 f7 p# P% P: I" C│  │  │          CM3EtmClkGate.v
│  │  │          CM3Sync.v
3 l' J0 h! F: k% S│  │  │         
3 [: G' ~+ g) U│  │  └─tbench
│  │      └─verilog
/ L! |( A( A+ I: P. o% @1 I│  │              AhbToApb.v
│  │              AtbLogger.v
│  │              BusMatrix.v
7 A5 o5 U% n2 K" ~( H( T│  │              ClkReset.v
│  │              CM3BusComparator.v
2 x% i6 V/ K+ }: I. ?  Q

│      │  │  exclude_list.sc_waitstate
) y% t" }0 q- Q. M% S
; ~* j9 S0 W6 b( d             │  └─fe_tsmc090g_sc-adv_v10_2007q4v2
             │      │  scadv_tsmc_cln90g_rvt_ff_1p1v_m40c.cdB
             │      │  scadv_tsmc_cln90g_rvt_ss_0p9v_125c.cdB
             │      │  scadv_tsmc_cln90g_rvt_tt_1p0v_25c.cdB
* l( V/ e2 W2 m5 k" e             │      │  
             │      └─scadv_tsmc_cln90g_rvt_tt_1p0v_25c_dv.cl
$ ]9 ~, W' h- K% ~/ [) f, L/ N             │              cells_1.geo
3 c% ~9 c) M/ h, |( G; A             │              cells_1.pwr
             │              index.cli
             │              README.TXT
             │              rulesets
) X' M) W$ F4 I0 V( L5 r             │              VERSION.TXT
  r2 ]$ e4 W0 b4 g% q- {8 m. C             │              vias_1.geo
+ |4 ?2 e/ M: e: y! t" ^             │              
             └─tsmc
$ F$ V- O- b0 Y0 d. S- Q                 └─t-n90-lo-sp-002-f1_1_6a_20060914
7 R4 s& k# y; d  t                     └─6X2Z
                             corner.defs
, y* Y5 U; y% x- |# n9 r. M, N
8 @+ p7 O: k8 r* r% L├─integration_kit
% T& F+ c# f) q: J+ H% W$ y│  ├─logical
3 ]" }  f4 n0 t" j3 Q│  │  ├─cm0ikmcu
│  │  │  └─verilog
│  │  └─tbench
│  │      └─verilog
│  └─validation
8 B8 f5 y& Z6 w, R# J│      ├─glogs
6 J& T# [& h9 O( L7 }$ v│      ├─logs
│      ├─mdk
│      ├─srpg
│      ├─tests
│      │  └─CMSIS
& R" M' i6 z2 q# [' V' s4 ^( x6 @8 J│      │      └─Core
│      │          ├─CM0
+ C$ s2 d, A5 {% W: |, j( W8 {/ J/ _│      │          └─Documentation
│      └─vectors
├─ipxact
: R- m* k( H' n, J│  ├─busdefs
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6 ^: m1 V5 L3 t  ^6 j6 P8 r1 \│  │      └─CortexMCores
* {, ]6 d- c9 x0 a4 v( G# }3 `│  ├─channels
) R3 W" Y. ]6 f/ \│  │  └─arm.com
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0 A' i% H  y) {% A9 n. ?3 P$ L: r9 A│      └─arm.com
4 I0 W( R& i  L- l1 o! R8 c7 j# w4 c, L$ Z│          └─Cortex-M0