tsmc 0.18 BCD process 認不到 w/o salicide電阻

weilun_1016

. U! ~! a; Z$ d: H) @各位前輩好

' k& h$ }1 o& m9 n/ F  p小弟最近在畫layout碰到一個問題，遲遲無法解決，因此想上來詢問各位前輩的意見
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% a/ M4 @& o8 _) o: C  v小弟用的製程是 TSMC 0.18UM CMOS HV MIXED SIGNAL BASED BCD GEN2 SALICIDE

( s0 H3 V2 ^6 k' Z3 [9 h' V. K在畫layout時有使用到 P+ Poly resistor w/o Silicide的電阻，而且都是直接用tsmc他們的PCELL
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% o: `" V5 B/ W7 v但跑LVS時，layout轉出來的netlist檔卻沒有這個電阻，所以一直有missing instance的情況
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, l) r$ B4 ?3 o7 D. B" f( h以下有幾點我有先確認過，因此才推測是不是layout認不到w/o Silicide類型的電阻:

" p/ v2 s; n( c+ h- @0 }" ^6 }1.用w/o Silicide的電阻時，跑LVS時，layout端會有missing instance的情況；一旦改成w/i Silicide的電阻時，LVS即可通過→排除接線問題
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2.在layout中將所有PCELL內所有w/o Silicide的電阻叫出來，跑LVS時，layout端都不會有Unmatched的元件

9 `6 F, c* \( _% w% T' }* t! M( @我也有去看LVS Rule的檔案，知道這兩種電阻只差在有沒有RPO Layer (Non-salicide OD Area Definition)，也確認PCELL內都包含了應該有的Layer

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若是自己按照LVS Rule定義的layer去畫電阻，就會變成在還沒覆蓋RPO Layer時，layout認的到它是w/i Silicide的電阻[PS]，

6 y, e7 t0 @% q. A. j) D, P一旦在原有w/i Silicide的電阻覆蓋RPO Layer，就missing instance了。
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4 A% Y# N& V) l+ R4 N1 |, C' U( U請各位有經驗的前輩能提點一下小弟，要怎麼解決這個問題，已經被困了好幾天了
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