|
本帖最後由 weilun_1016 於 2023-10-6 12:29 AM 編輯
6 w) I# y& k# |5 K& g
- ~. q5 O0 d- K; l各位前輩好5 i/ | U: h' \" A* a
2 Q$ O* e9 ~$ |. A. `" [( t小弟最近在畫layout碰到一個問題,遲遲無法解決,因此想上來詢問各位前輩的意見4 [' x* R# k5 m7 z' s# m5 F, b
. U4 H6 i' `( X
小弟用的製程是 TSMC 0.18UM CMOS HV MIXED SIGNAL BASED BCD GEN2 SALICIDE
, F& T3 m# `) j' C! G3 J- R
: Z( O& R" \8 ^2 t# Z0 N8 |$ s在畫layout時有使用到 P+ Poly resistor w/o Silicide的電阻,而且都是直接用tsmc他們的PCELL
7 n& z: Y; i2 ]1 n: I0 T4 d: e! t2 r: u: X1 b
但跑LVS時,layout轉出來的netlist檔卻沒有這個電阻,所以一直有missing instance的情況6 U$ U$ _0 I% {# a; s* g
: X9 E7 n$ ^0 p; g$ u1 I( Y
" l j& I' E1 @+ E+ |" C" |
以下有幾點我有先確認過,因此才推測是不是layout認不到w/o Silicide類型的電阻:
; s* ^1 Y2 f, _% z
( _& U, V- w0 n$ b) r1.用w/o Silicide的電阻時,跑LVS時,layout端會有missing instance的情況;一旦改成w/i Silicide的電阻時,LVS即可通過→排除接線問題- h3 ^+ ~, ?; j2 |" U; O; T# y
- ~: ^( {" a {( K1 Q3 ^7 l/ t
2.在layout中將所有PCELL內所有w/o Silicide的電阻叫出來,跑LVS時,layout端都不會有Unmatched的元件2 K6 }# o$ {2 Q: G
& d+ G9 W* u* e6 s, T* L, E我也有去看LVS Rule的檔案,知道這兩種電阻只差在有沒有RPO Layer (Non-salicide OD Area Definition),也確認PCELL內都包含了應該有的Layer) j. P/ |& k% |& \
4 P5 C. B* T- c7 V5 `. q9 K5 S0 J9 D9 [1 o0 c7 a
: D$ V! s4 p) [
若是自己按照LVS Rule定義的layer去畫電阻,就會變成在還沒覆蓋RPO Layer時,layout認的到它是w/i Silicide的電阻[PS],
5 `6 O5 ?* a) A- C5 B2 D9 @0 |) n# g5 q4 E' F9 C/ _
一旦在原有w/i Silicide的電阻覆蓋RPO Layer,就missing instance了。& H$ S' w- y7 E( W
- }; p6 M) |) H/ ^0 N
請各位有經驗的前輩能提點一下小弟,要怎麼解決這個問題,已經被困了好幾天了
- G/ e, Z$ S8 \; P3 c
9 H6 f8 \/ S+ U! n* w M# M# @2 ?/ `* w/ L9 g9 v
|
|