|
本帖最後由 weilun_1016 於 2023-10-6 12:29 AM 編輯
9 N8 r( l. X& B+ e* P5 i4 f: i: P/ x! r# a F9 {0 @/ N5 N
各位前輩好/ T: C' W& T; a( N! Z p, r
% M9 f4 X& d c5 F: w6 i
小弟最近在畫layout碰到一個問題,遲遲無法解決,因此想上來詢問各位前輩的意見2 a+ I) L: ~+ w% I7 c3 b: j& q
3 t% k) v; d/ X2 a7 v
小弟用的製程是 TSMC 0.18UM CMOS HV MIXED SIGNAL BASED BCD GEN2 SALICIDE3 Z. m- q( e: L/ r; z
6 y% T# f- Z/ V, {' P
在畫layout時有使用到 P+ Poly resistor w/o Silicide的電阻,而且都是直接用tsmc他們的PCELL
- x0 x+ F2 Z' I# t4 o+ X# S5 w; Y C
% p# t, o0 o' O+ A: S但跑LVS時,layout轉出來的netlist檔卻沒有這個電阻,所以一直有missing instance的情況
0 j' J2 Z) a8 g5 x q9 l; y7 L" q3 \
# y4 G$ G2 o2 L# v+ X8 p8 b
以下有幾點我有先確認過,因此才推測是不是layout認不到w/o Silicide類型的電阻:
4 x9 D1 B W I9 y' G
4 f3 Q# ~& L5 r+ @* M4 T1.用w/o Silicide的電阻時,跑LVS時,layout端會有missing instance的情況;一旦改成w/i Silicide的電阻時,LVS即可通過→排除接線問題* A* j" e8 X+ h. k' g8 \
# A( i+ Z9 r2 v3 | n
2.在layout中將所有PCELL內所有w/o Silicide的電阻叫出來,跑LVS時,layout端都不會有Unmatched的元件' n9 B+ p' X! h- k ?) W E
5 M3 u5 q: K* V6 S5 ` I! N( |: V
我也有去看LVS Rule的檔案,知道這兩種電阻只差在有沒有RPO Layer (Non-salicide OD Area Definition),也確認PCELL內都包含了應該有的Layer
8 r/ v9 j2 x! F4 }
9 s5 \# K4 f/ w4 m$ v5 b0 [3 w
7 y% q) Z, t+ u2 u2 C) T# f; B# M4 ?9 n) e; M d
若是自己按照LVS Rule定義的layer去畫電阻,就會變成在還沒覆蓋RPO Layer時,layout認的到它是w/i Silicide的電阻[PS],
[- o; Z1 n+ M, l2 Q- ^$ s( F, K0 _# `4 J
一旦在原有w/i Silicide的電阻覆蓋RPO Layer,就missing instance了。3 K! } z4 L% U3 U7 ^7 j: U5 N* r
7 O% u2 Q' n2 G. w
請各位有經驗的前輩能提點一下小弟,要怎麼解決這個問題,已經被困了好幾天了
( }1 k0 _$ Q0 J) r" q& f- K- Q1 I# I5 K+ t* I% z0 m- l) j1 h
p4 p! p8 y" ~$ m: V" k
|
|