Duty Cycle Corrector circuit

monkeybad

之前在做PLL時, 為了能達到50% duty cycle的clock, 我把VCO頻率震兩倍在除頻下來
就可以達到50% duty cycle, 但是總覺得這樣做好像很浪費power
4 l$ z/ F- j! E2 f5 v2 l: X8 ]2 a' n所以就參考了一些有關duty cycle corrector的paper, 電路自己再稍微改良一下, 相關電路如下
給大家參考看看
9 f! w( x; U2 W6 s" o
2 y( y6 h! b( ^( @: v! n9 U) B電路並不算複雜, 但是仍可達到調整的功能
: V7 U6 q& f" M; Q6 a5 P! @主要運作原理是先把CKIN除以2得到CKIN/2
0 l4 l; [0 B6 l6 s: Z( J( b' I再用VCDL產生一個delay的CKIN/2, 然後跟CKIN/2做一些邏輯運算得到CKOUT
Inverter掛個電容是一個duty cycle to voltage電路
用兩個反向的duty cycle to voltage電路產生一對差動電壓接到OP產生Vctrl
OP用簡單的一階放大器就可以了, 外面再掛個電容再濾波一下使Vctrl ripple更小一點
然後Vctrl再接回去VCDL的控制電壓上
VCDL: Voltage Controlled Delay Cell

主要參考這篇paper:
S.Karthikeyan, "Clock duty cycle adjuster circuit for switched capacitor circuits"

非常非常省電 我只用了約240uW左右(CKIN約500MHz)
7 ^( {. K1 P" R1 r7 `# t
[ 本帖最後由 monkeybad 於 2008-5-7 08:50 PM 編輯 ]

shaq

Oh! man!
' O: Z* c  S* W1 ?0 c
That's what I'm looking for!!!!!
$ H3 G) Y1 F; ~Thanks so much!!!!

kevin

圖中CKIN除以2得到CKIN/2 不是已經是50% duty cycle了嗎?

kevin

sorry,你目的是要得到CKIN的frequency,不是CKIN/2,
0 d$ K) k) G" Y8 D8 x如果是這樣,comparator一端以fixed reference voltage來作比較,會較有彈性,duty cycle可以由外來改變,且duty cycle比較準.

cicer

very good,thanks!!!!!!!!!!!!!!!!!

$ ?7 e2 s7 u) b% O/ y( N
* F( d; h9 \( W4 o* z, z可以说是VCO和PWM思想的结合

hitxiaojun

very good!如同甘露降临!我不断学习,不断前进!thanks!

staplerli

Very Good!!!!!!!!!!!!!!!!!!!!!!!!!!!

mixsignal

真的很不错啊，不过觉得有点复杂。有没有更简单的办法呢？？？？？？