請教有關調folding_cascode 放大器的訣竅

st80069

上面是在下正在做的差動放大器，正遇到瓶頸中...冏
在下初入門，設計跟理論之間有極大的差距.....
在下私心的設計方法，讓M1的電流愈大，則GM愈大，M4，M5的電流愈小，則ro愈大，
所以努力調整小Vb1讓|VGS1|的值愈大，調小Vb2讓I5愈小，
" n" P- I# ]# K5 H等到M1到了飽和與triode的極限的時候，再調小vb3至適當值
4 h# t# |, S; _, i2 @/ _- |, |
. E- r! j1 k7 q" z增益是有如在下所預測的上升，不過....頂多卻也才達Vout/vd = 120....
但我的差動放大器想要作為運算放大器用，甚至要運用在regulator上，增益必然要K以上的單位吧(莫名的肯定)，
# q4 Y" v. I  D9 q; j% Q0 G在下使用的是65nm的製程，所以VDD是1.2V，
, |" d/ \" ], s& }0 b5 M而我VCM的值則是固定在0.6V，
6 y, p& @3 |- |6 C8 E& w' y5 W看別人範例的OP，也都是把VCM固定在VDD的一半，所以在下也有樣學樣，但卻也不知道原因，

所以有幾個問題跟訣竅想請教各位大大，
0 _  W) }1 L4 D+ u1.VCM的值真的需要固定在VDD的一半嗎??
  X7 ~( o* B  O1 Z$ {; U1 m) ^
2.folding cascode的OP，大大的步驟都是什麼?先調整Vb3，在碰Vb1，再調Vb2?然後再考慮是否調寬長比?

$ K+ @7 A4 Q3 ^" y3 U  F& Z) `+ [3.寬長比初始都是先怎麼設的?例如我就會先設所有MOS的L都一樣，之後只調W不碰L....
) [+ m! m  g& M2 p7 J( b, h
大大可以跳脫出我的問題自立一格的回答喔~~因為可能我的問題在大大們面前是等同大學生看小學題目一樣...
希望各位有經驗的大大不吝指教(跪拜)~~

hiyato

有看到香港大學Philip K. T. Mok教授的paper裡面有出現過，
" _/ H+ p; k3 h( r: P. c' z附上他的paper讓大家研究看看。

遊客，如果您要查看本帖隱藏內容請回復

st80069

PO上小弟的hspice好了
***********folding*************
.prot
.lib 'xxxxx.lib' TT
.unprot
! S' p2 t( c4 {  q1 \# Z3 ~4 n.globle VDD
% L) i2 z1 t2 T" j4 Y4 H.param Lp=0.5um Wp1=5um Wn2=1.2um Wn3=1.2um Wp4=2um Wp=8um
***********description****************
7 W* X( G8 @0 s# L*****************
VDD vdd gnd! 1.2V
% L6 r; k" A5 b8 Z+ s; |7 F2 n9 j
+ f$ H* k6 M! n4 [VB1 vb1 gnd! 0.74v
VB2 vb2 gnd! 0.4v
VB3 vb3 gnd! 0.38v
" B7 a0 ^5 \  G9 l! `2 L
VCM vcm gnd! dc 0.6v
VD vd gnd! DC 0v AC 1v sin(0 0.5 10k)
*VC vc gnd! DC 0V
EIN+ in+ vcm vd gnd! 0.5
/ E$ H+ n6 y% B( M, H. REIN- in- vcm vd gnd! -0.5
  n2 L8 g, [, s. }*****************
; @( m6 H, s* V4 D3 R# h. Q) S; O
M1 n1 vb1 vdd vdd xxxx L=Lp W=Wp
M2 n3 in+ n1 n1 xxxx L=Lp W=Wp1
% j7 P. F8 Z3 D1 SM3 n2 in- n1 n1 xxxx L=Lp W=Wp1
+ ^# X" c5 m# @) e; C: rM4 n4 n4 vdd vdd xxxx L=Lp W=Wp4
M5 nout n4 vdd vdd xxxx L=Lp W=Wp4
M6 n4 vb2 n2 gnd! xxxx L=Lp W=Wn3
M7 nout vb2 n3 gnd! xxxx L=Lp W=Wn3
! z5 H) E1 r/ I4 S$ AM8 n2 vb3 gnd! gnd! xxxx L=Lp W=Wn2
M9 n3 vb3 gnd! gnd! xxxx L=Lp W=Wn2
( C4 R0 s. W  g* F* w
***********analysis*************
************output**************
.op
7 v. r1 m5 A4 S5 {, Z% @! \. f.option post
.tf v(nout) vd
, A3 {' @" ~0 {/ i.end
8 t# ]  K4 w7 Q6 J9 r
      v(nout)/vd                               = -115.0583
      input resistance at             vd       =  1.000e+20
- M' Z! W$ X+ q! l6 d( Z7 y      output resistance at v(nout)             =    1.0725x
增益只有115.... 要怎麼才能升到1k以上勒??
. f4 d) `8 A+ b
/ H( `# s$ O, [7 C4 i( u[ 本帖最後由 st80069 於 2008-5-18 02:02 PM 編輯 ]

vince

one stage op with gain 40dB
( \! A1 f: \& Y( {, K% Y! n差不多極限了

st80069

原來如此...原來是到極限了...
因為小弟的解釋跟說明，造成指導老師誤判成後面的部分屬於LDO，
! U' ]* k$ @/ p結果反而調不出我要的值，
# x  a8 [3 [- f- u0 M6 W: M小弟也跟同學討論了許久，以為會不會那張圖就是整顆OP，所以也開始試著從two-stage的方向下手
; ~% Q5 Y( R, q  d

2 G. b2 U. m' O* l2 l+ t: ?4 A多虧有vince大大的肯定，小弟才敢放手去做

$ Q, O7 @5 W4 x3 C* j1 S( x1 r, R不過，現在卻又遇到個難題，
, m4 m' M: f3 E" y7 Z7 V電壓值該怎麼調，或者W/L該怎麼分配，
1 W/ m/ r( y( ^4 G% Q, r, a才能讓Mdrive的部份便成SATURATION??
/ k) }; Q+ R9 Z- F! q( Q+ ^+ f調了整整一個下午，linear就是linear，說不變就是不變....
( n3 j( r' |: z1 k0 V/ rM5的VDS怎麼壓就是壓不下來~~~在煩請大大指教囉~~謝謝~~

mbission

MDRIVE的VGS電壓會depend on負載所需的電流(如果負回授成立的話)
看起來你是MDRIVE的SIZE(W/L)不夠大,導致你要驅動負載時,GATE電壓會一直往下拉
6 v5 `! z7 G3 n, ]  Y- i& E你可以調看看

vince

能不能說明一下regulator的load是什麼?
因為看起來是IC內部的power
需要多少電流?
regulator 的load regulation spec是多少?
第一級OP bias電流多少?
這樣比較好提供意見　

kevin

thank you for sharing this material

st80069

謝謝mbission 大大，所以調W/L就可以改變VTH?原來vth會這樣改變的...嗯嗯，我明天去實驗室試看看。
謝謝hiyato大大提供的PAPER......
回vince大大，
load預計是SRAM ARRAY，是作為SRAM的供應電壓用。
剩下的...恩，也不太清楚，似乎是自己設計....
/ F* W3 q* Y$ U0 l, E所以...就想說先以增益為目標....

) S4 |, N' c4 k1 u) W[ 本帖最後由 st80069 於 2008-5-21 12:50 AM 編輯 ]

mdtjason

有資料可以參考嗎?
4 z6 v$ u9 C+ @) f5 }感謝大大們的分享~~~~~~~~~~~~~~`

賴永諭

output應該可以往上再疊一級PMOS load,gain 會不只40dB吧 !!
( j1 x$ L- S2 Q6 e0 g0 T2 u# S當然會犧牲headroom

finster

如果你是用wide range的fold-cascode OP,我覺得op的gain應會超過40db,一般我設計的fold-cascode op大概都可以到達60db以上(在ss corner)
而且,照公式推導來看,output阻抗是從輸出往上和往下看,現在你的p-load driving只有一級,而n-load driving卻有兩級,這個樣子會變成往上的阻值比往下的阻值小很多(除非你在size部份己經留意到了,而且己經調到最佳化的情況)
不然,gain值應該會被限制住,而且是被p-load driving給限制住,如此一來,不管怎麼調,應該都會被限制住

vince

1. finster說的是對的  可是以你的應用不應該再把PMOS cascode來增加gain
   原因是kbgriver所說的  
6 w9 D5 j+ I* b* z/ e3 Z( G  ?$ K5 J2. 以你的應用來說 你不清楚load current 是多大 甚至你的load current
# C! U  w7 F( V- m3 f/ q   是會一直變的 當你的load current 太小的時候 cascode 的pmos應該會跑進linear region
   做了也是白做
9 n/ ?+ g. z8 ~( D3. gain大有他的好處  可是over design只是增加自己的困擾
   所以你應該是要去算一下你到底需要多少gain
# A5 i- R$ z) t* E4 I: v4. 如果你是學生  而這個不是你論文的主要部分
   那我會建議你用更簡單的架構
   甚至把frequency compensation 改成用外掛大電容的dominate pole compensation
   除非你的很清楚你的load是什麼  你的頻寬是多少 不然你目前的compensation是有危險的
5. 你的VCM就是你的Vref 不是1/2 vdd
2 i# M6 o4 v4 |: S6. W/L 不是三言兩語可以說完的  不過  少用最小L就不會太離譜了
7. 指導老師誤判  =>  你有找對老師嗎?? 找沒經驗的老師做類比電路  請保重
  U2 i, O9 A* p0 i+ }8. 今天話有點多  不好意思

squallscer

XDD
不會拉，vince大大見解非常的寶貴唷！
更謝謝finster大為我提供的建議，
  x) n) Y' x1 [1 d) D" I( m看到各位大大為我解答，讓我求助無門的情況下感動非常了
8 {) v: }5 v! u. q; P恩，我現在就試試各位大大的方法，跟建議，
我試完後的結果再跟各位大大報告！
* w4 g, z# o* f' R& C9 d9 Z# L謝謝大大們的不吝指教....
8 `3 z! h8 q% s3 o/ y% I# Q(話說....我的專題老師....可是很強的老師....與其說造成他的誤判，還不如說他因為趕時間，而我的意見又很多，他反而覺得都有可能，只是他傾向試上面的方法...對老師真是萬分抱歉啊)
4 C6 w% ~) T+ H/ X: t: F; i4 l
恩恩~~~對喔~~~Md處的地方，看RAZAVI後，就TWO-STAGE來說，應該再底下再接一個NMOS，給他負載，並且提供電流...
而我這部分如果以TWO STAGE的觀點來看...好像根本不會有直流偏壓的樣子....
除非如vince大大說的知道LOAD的大小跟電流經過...而小弟LOAD處，是顆sram...
  ]7 z; P4 @# i4 {; r小弟由此推得...後面是LDO當接OP正端回授後的產物了....哎呀呀~~~

[ 本帖最後由 squallscer 於 2008-5-22 09:42 AM 編輯 ]

st80069

咦?
. U7 k. K  m  T! A6 u" h5 [8 i6 v# N* N話說剛剛才發現，小弟忘了把同學的帳號登出而po文......
(昏頭)
抱歉抱歉....
finster大大說的....是指沒有MD和MC時的設計嗎??
恩...那應該是我的寬長比設計的問題了...
5 M, O6 }, r; ]0 }$ O. t6 O我重新再重推做一次...
5 M) U9 Q* j0 G# M
[ 本帖最後由 st80069 於 2008-5-22 09:51 AM 編輯 ]

jerryyao

原帖由 hiyato 於 2008-5-20 08:35 PM 發表
/ W- Z% Q; J! k( B. Z3 J) p有看到香港大學Philip K. T. Mok教授的paper裡面有出現過，
7 k  t- D, Y! x* h8 u7 z附上他的paper讓大家研究看看。
**** 本內容被作者隱藏 *****

regulator領域是我的下一階段要做的目標，看別人推薦的paper比自己是找有效多了。
要錢以後再說。
3 k2 E& }' `5 n9 y2 u8 p
. T, X' m$ `/ R[ 本帖最後由 jerryyao 於 2008-5-22 01:26 PM 編輯 ]

finster

原帖由 st80069 於 2008-5-22 09:46 AM 發表
咦?
話說剛剛才發現，小弟忘了把同學的帳號登出而po文......
(昏頭)
抱歉抱歉....
finster大大說的....是指沒有MD和MC時的設計嗎??
4 I4 g& s- w- T( ?; q* U1 [恩...那應該是我的寬長比設計的問題了...
我重新再重推做一次...

8 U/ `, r2 m  Q) J7 @5 q- I


. S& Z2 G8 U+ J6 M1 j不了解你指的MD和MC的縮寫意思
3 C4 k+ f6 o. F- i$ f" K7 m我個人在設計fold-cascode時,其實會先設計bias電路,因為bias電路會間接(有時候是直接)決定fold-cascode的performance
$ h+ y4 \  y0 M- w; @因為,我以前曾遇過當我發覺到我的OP的gain己經調不上去時,我以為己經到極限了,後來在檢查我op電路各點電壓時,才驚覺原來是因為我的bias電路而限制住我op的gain,難怪我的op的gain一直上不去
& w) F  \/ e% @自此之後,我才學到原來bias電路對op而言,也是一個很重要的設計重點,而這個bias電路,卻是很少人有花心思去看的

st80069

喔喔~~漏了感謝kgbriver的建議，因為這是專題上面的指定....
小弟才疏，怕亂修改會影響後面的設計，所以只敢乖乖仿學。
很謝謝kgbriver的寶貴意見~~~
1 Q5 Z2 e4 f. @& D+ a+ I) K' [看finster大大的解說，
9 d) B' E- v6 {7 B* A發現OP的學問，還真是多....
唉...小弟新生入門，很多問題，還請各位大大們不要見怪~~~很謝謝大家~~
0 p3 E( A3 K; r$ d/ e' n: k9 ^  t
從上面感覺起來，finster大大是先給定電壓囉，然後如果沒達到飽和，就只調W/L比?

+ Z. r' ^' h0 l恩.....原來如此...
9 I; B; e- y$ c今天發現了一個問題.....小弟的功率真是省到了一個極點....
1 {! R7 p5 X$ j$ P電流總共才20u....致使M6，M7的gm小的可怕，增益因而不能提升....
也就是說，如果能維持電流情況下調升W降L把gm7上升10倍，就能達到60dB了，YA~~
結果失敗....
真是牽一髮而動全身....一調就全部變樣....SAT，LINEAR都要重新....
大大們的精粹，小弟一時還真是難以上手....真是對不住啊....(慚愧)

finster

原帖由 st80069 於 2008-5-22 10:50 PM 發表
喔喔~~漏了感謝kgbriver的建議，因為這是專題上面的指定....
小弟才疏，怕亂修改會影響後面的設計，所以只敢乖乖仿學。
很謝謝kgbriver的寶貴意見~~~
看finster大大的解說，
$ O$ f1 |" p3 k9 ?% [9 x發現OP的學問，還真是多....
' k+ D" d6 ]8 m( O: J# {0 X唉...小 ...

, v3 N1 U) t, N5 w: O

: h! F; B! q+ `$ i& N我想,你有點誤會我的意思了
$ o- ^; `  n! T# L4 T在設計op時,尤其是folded-cascode op,我建議一定要把bias circuit加入一起作模擬,若是直接給一個定電壓作bias雖然也是可以,但遠遠及不上實際的bias circuit來得好,而且bias circuit所產生出來的電壓未必真的是定電壓,它也會隨著製程,電壓和溫度而有所變化,所以folded-cascode op我個人是強烈建議要加入bias circuit一起作模擬
而我前面所言,有時候bias circuit也會是限制住op的gain和phase margin的一個因素之一,因為bias circuit若設計不好,也會影響op

st80069

原帖由 finster 於 2008-5-21 02:03 PM 發表
8 z+ J' E# Z7 M2 Q+ N0 N/ P+ V如果你是用wide range的fold-cascode OP,我覺得op的gain應會超過40db,一般我設計的fold-cascode op大概都可以到達60db以上(在ss corner)
而且,照公式推導來看,output阻抗是從輸出往上和往下看,現在你的p-load drivi ...

8 n. H& l& j% O' Y# ]4 A. |' l5 ?嗯...3天來測試發現...結果，如果只有一級，那電流鏡那端的電流就必須極小，彌補不夠的電阻，不過...卻也為了彌補...結果導致gm7的值極小而必須加大w，或者固定小電流，gm7ro7(ro9||ro2)同時放大寬長....
; m8 P. Y* t- m+ Q$ o& ]哀....然後面積就變得超大超大....