請教有關調folding_cascode 放大器的訣竅

st80069

上面是在下正在做的差動放大器，正遇到瓶頸中...冏
$ t+ |# ~  u4 g2 n* [1 O# A6 u在下初入門，設計跟理論之間有極大的差距.....
在下私心的設計方法，讓M1的電流愈大，則GM愈大，M4，M5的電流愈小，則ro愈大，
所以努力調整小Vb1讓|VGS1|的值愈大，調小Vb2讓I5愈小，
等到M1到了飽和與triode的極限的時候，再調小vb3至適當值

增益是有如在下所預測的上升，不過....頂多卻也才達Vout/vd = 120....
但我的差動放大器想要作為運算放大器用，甚至要運用在regulator上，增益必然要K以上的單位吧(莫名的肯定)，
, X5 a' L/ A6 E; w+ _+ i在下使用的是65nm的製程，所以VDD是1.2V，
而我VCM的值則是固定在0.6V，
. {$ z/ H: N& y2 a0 r# n看別人範例的OP，也都是把VCM固定在VDD的一半，所以在下也有樣學樣，但卻也不知道原因，
1 J- o6 h) {  ]7 z7 y- P
所以有幾個問題跟訣竅想請教各位大大，
1.VCM的值真的需要固定在VDD的一半嗎??

2.folding cascode的OP，大大的步驟都是什麼?先調整Vb3，在碰Vb1，再調Vb2?然後再考慮是否調寬長比?
  b% }1 |6 o: m8 T* @9 t6 T
' A  }2 ?( _( E9 u' U  Z; s* k9 J3.寬長比初始都是先怎麼設的?例如我就會先設所有MOS的L都一樣，之後只調W不碰L....

大大可以跳脫出我的問題自立一格的回答喔~~因為可能我的問題在大大們面前是等同大學生看小學題目一樣...
希望各位有經驗的大大不吝指教(跪拜)~~

hiyato

有看到香港大學Philip K. T. Mok教授的paper裡面有出現過，
2 a2 H; `5 ~- I* h- f5 `4 L附上他的paper讓大家研究看看。

遊客，如果您要查看本帖隱藏內容請回復

st80069

PO上小弟的hspice好了
***********folding*************
.prot
.lib 'xxxxx.lib' TT
.unprot
/ D8 `3 C; Q& K2 X/ N4 Z3 [.globle VDD
.param Lp=0.5um Wp1=5um Wn2=1.2um Wn3=1.2um Wp4=2um Wp=8um
***********description****************
*****************
7 V7 J, e% J0 b, e6 O+ Y( V( JVDD vdd gnd! 1.2V
3 |% V' T0 `( [
! L3 I$ h- b7 iVB1 vb1 gnd! 0.74v
6 p* Y! A6 f0 T1 N  s9 mVB2 vb2 gnd! 0.4v
VB3 vb3 gnd! 0.38v
8 W% ]8 _$ y$ b* `" U
VCM vcm gnd! dc 0.6v
VD vd gnd! DC 0v AC 1v sin(0 0.5 10k)
*VC vc gnd! DC 0V
EIN+ in+ vcm vd gnd! 0.5
EIN- in- vcm vd gnd! -0.5
' s! N% [8 t6 A6 E0 X% P*****************

3 R9 r: p! }$ M$ D/ Z1 wM1 n1 vb1 vdd vdd xxxx L=Lp W=Wp
9 d- w0 |7 j4 k4 z$ z7 \* [5 g* RM2 n3 in+ n1 n1 xxxx L=Lp W=Wp1
M3 n2 in- n1 n1 xxxx L=Lp W=Wp1
M4 n4 n4 vdd vdd xxxx L=Lp W=Wp4
M5 nout n4 vdd vdd xxxx L=Lp W=Wp4
6 q0 F- @) a" p# a- pM6 n4 vb2 n2 gnd! xxxx L=Lp W=Wn3
2 E! T3 w, f) r! v( o8 T# HM7 nout vb2 n3 gnd! xxxx L=Lp W=Wn3
/ _+ @) s0 {8 ~- x5 Z' h9 \M8 n2 vb3 gnd! gnd! xxxx L=Lp W=Wn2
: f+ c! y4 i+ t" w! D" J) qM9 n3 vb3 gnd! gnd! xxxx L=Lp W=Wn2
7 Q& Z# f9 Z4 ~
***********analysis*************
% n8 a7 \! D9 K- k, y: Y( o************output**************
.op
.option post
.tf v(nout) vd
.end

: I. d5 n, h& u# T7 K6 w      v(nout)/vd                               = -115.0583
+ T* H7 Y8 O. z* ]9 l9 P# E      input resistance at             vd       =  1.000e+20
, U" o9 o- f/ J3 T/ g      output resistance at v(nout)             =    1.0725x
增益只有115.... 要怎麼才能升到1k以上勒??
( ^  N" a, E2 o/ ]; P
[ 本帖最後由 st80069 於 2008-5-18 02:02 PM 編輯 ]

vince

one stage op with gain 40dB
差不多極限了

st80069

原來如此...原來是到極限了...
' j8 O( G7 k8 m+ s2 {, ]3 n因為小弟的解釋跟說明，造成指導老師誤判成後面的部分屬於LDO，
7 [+ `; v  C# D- I結果反而調不出我要的值，
小弟也跟同學討論了許久，以為會不會那張圖就是整顆OP，所以也開始試著從two-stage的方向下手


多虧有vince大大的肯定，小弟才敢放手去做

不過，現在卻又遇到個難題，
% [" `0 z5 j  A* {" p$ ^電壓值該怎麼調，或者W/L該怎麼分配，
才能讓Mdrive的部份便成SATURATION??
調了整整一個下午，linear就是linear，說不變就是不變....
: s% C3 ^# `0 d9 J! sM5的VDS怎麼壓就是壓不下來~~~在煩請大大指教囉~~謝謝~~

mbission

MDRIVE的VGS電壓會depend on負載所需的電流(如果負回授成立的話)
看起來你是MDRIVE的SIZE(W/L)不夠大,導致你要驅動負載時,GATE電壓會一直往下拉
你可以調看看

vince

能不能說明一下regulator的load是什麼?
因為看起來是IC內部的power
2 D, e7 e8 \+ @9 U; ?  l. `需要多少電流?
regulator 的load regulation spec是多少?
1 L8 W: A' L% }8 U8 O, b0 L第一級OP bias電流多少?
這樣比較好提供意見　

kevin

thank you for sharing this material

st80069

謝謝mbission 大大，所以調W/L就可以改變VTH?原來vth會這樣改變的...嗯嗯，我明天去實驗室試看看。
: E8 G" A2 U2 `& ]$ |) H$ @謝謝hiyato大大提供的PAPER......
回vince大大，
load預計是SRAM ARRAY，是作為SRAM的供應電壓用。
1 M9 U) I9 d. P' a剩下的...恩，也不太清楚，似乎是自己設計....
% T$ h0 Y9 K; `' X所以...就想說先以增益為目標....
6 h( _( k" h, ^+ A
[ 本帖最後由 st80069 於 2008-5-21 12:50 AM 編輯 ]

mdtjason

有資料可以參考嗎?
  }1 H4 k" `0 Y- T& H1 t感謝大大們的分享~~~~~~~~~~~~~~`

賴永諭

output應該可以往上再疊一級PMOS load,gain 會不只40dB吧 !!
7 W+ E  H6 Z( C# f當然會犧牲headroom

finster

如果你是用wide range的fold-cascode OP,我覺得op的gain應會超過40db,一般我設計的fold-cascode op大概都可以到達60db以上(在ss corner)
& N) F% g+ c1 A3 z8 m+ D而且,照公式推導來看,output阻抗是從輸出往上和往下看,現在你的p-load driving只有一級,而n-load driving卻有兩級,這個樣子會變成往上的阻值比往下的阻值小很多(除非你在size部份己經留意到了,而且己經調到最佳化的情況)
不然,gain值應該會被限制住,而且是被p-load driving給限制住,如此一來,不管怎麼調,應該都會被限制住

vince

1. finster說的是對的  可是以你的應用不應該再把PMOS cascode來增加gain
   原因是kbgriver所說的  
2. 以你的應用來說 你不清楚load current 是多大 甚至你的load current
   是會一直變的 當你的load current 太小的時候 cascode 的pmos應該會跑進linear region
   做了也是白做
" e, A! R: Z- }8 q4 {3. gain大有他的好處  可是over design只是增加自己的困擾
   所以你應該是要去算一下你到底需要多少gain
4. 如果你是學生  而這個不是你論文的主要部分
   那我會建議你用更簡單的架構
   甚至把frequency compensation 改成用外掛大電容的dominate pole compensation
   除非你的很清楚你的load是什麼  你的頻寬是多少 不然你目前的compensation是有危險的
5. 你的VCM就是你的Vref 不是1/2 vdd
6. W/L 不是三言兩語可以說完的  不過  少用最小L就不會太離譜了
7. 指導老師誤判  =>  你有找對老師嗎?? 找沒經驗的老師做類比電路  請保重
$ P3 B) m- c6 `8. 今天話有點多  不好意思

squallscer

XDD
- d' d, y# Y' }2 m8 Z不會拉，vince大大見解非常的寶貴唷！
更謝謝finster大為我提供的建議，
看到各位大大為我解答，讓我求助無門的情況下感動非常了
恩，我現在就試試各位大大的方法，跟建議，
* B' ~  p. Q4 S. g# b- c- x- {我試完後的結果再跟各位大大報告！
謝謝大大們的不吝指教....
3 n; y! z9 W& ?) W# x: I. j/ O* I(話說....我的專題老師....可是很強的老師....與其說造成他的誤判，還不如說他因為趕時間，而我的意見又很多，他反而覺得都有可能，只是他傾向試上面的方法...對老師真是萬分抱歉啊)

6 i* t0 x& e+ |$ ~8 q恩恩~~~對喔~~~Md處的地方，看RAZAVI後，就TWO-STAGE來說，應該再底下再接一個NMOS，給他負載，並且提供電流...
而我這部分如果以TWO STAGE的觀點來看...好像根本不會有直流偏壓的樣子....
/ H: Q+ L0 C2 l3 X- B除非如vince大大說的知道LOAD的大小跟電流經過...而小弟LOAD處，是顆sram...
) I- r* _- W) g4 v2 u0 f# n( I小弟由此推得...後面是LDO當接OP正端回授後的產物了....哎呀呀~~~

[ 本帖最後由 squallscer 於 2008-5-22 09:42 AM 編輯 ]

st80069

咦?
話說剛剛才發現，小弟忘了把同學的帳號登出而po文......
5 n, X+ K: x, {' V! L(昏頭)
7 C: {  a# P. B抱歉抱歉....
1 R- @5 @! T/ L6 i) ofinster大大說的....是指沒有MD和MC時的設計嗎??
" E% P  ?" l% j2 N$ [: k恩...那應該是我的寬長比設計的問題了...
  |0 L$ P: d& G+ A我重新再重推做一次...

[ 本帖最後由 st80069 於 2008-5-22 09:51 AM 編輯 ]

jerryyao

原帖由 hiyato 於 2008-5-20 08:35 PM 發表
有看到香港大學Philip K. T. Mok教授的paper裡面有出現過，
- r8 y1 ~# ~" H% j' V% y附上他的paper讓大家研究看看。
**** 本內容被作者隱藏 *****

  V3 q  y/ U% V$ K5 q( K5 r% D3 iregulator領域是我的下一階段要做的目標，看別人推薦的paper比自己是找有效多了。
要錢以後再說。
1 T& W8 n( g/ N) x& o, V7 l
[ 本帖最後由 jerryyao 於 2008-5-22 01:26 PM 編輯 ]

finster

原帖由 st80069 於 2008-5-22 09:46 AM 發表
咦?
話說剛剛才發現，小弟忘了把同學的帳號登出而po文......
(昏頭)
" M, i* y* ~7 E; S! `抱歉抱歉....
! l: @$ W. D, \. tfinster大大說的....是指沒有MD和MC時的設計嗎??
恩...那應該是我的寬長比設計的問題了...
我重新再重推做一次...

& ~6 \, `! w1 ^  p, p! v
9 r0 h2 C5 ^& [; o: E1 c+ e
不了解你指的MD和MC的縮寫意思
7 W& }( l# v/ _( B+ \我個人在設計fold-cascode時,其實會先設計bias電路,因為bias電路會間接(有時候是直接)決定fold-cascode的performance
0 _1 W; ]$ C: k  s3 I$ e因為,我以前曾遇過當我發覺到我的OP的gain己經調不上去時,我以為己經到極限了,後來在檢查我op電路各點電壓時,才驚覺原來是因為我的bias電路而限制住我op的gain,難怪我的op的gain一直上不去
* e5 W  }/ K) X1 m6 I; h2 q自此之後,我才學到原來bias電路對op而言,也是一個很重要的設計重點,而這個bias電路,卻是很少人有花心思去看的

st80069

喔喔~~漏了感謝kgbriver的建議，因為這是專題上面的指定....
2 F0 }1 A8 }& l; ^& {& g" B小弟才疏，怕亂修改會影響後面的設計，所以只敢乖乖仿學。
很謝謝kgbriver的寶貴意見~~~
+ W; E! w! p! \% S4 }! o/ E! K1 H看finster大大的解說，
* X$ `9 O: ]3 h( Q& |! h5 z, w發現OP的學問，還真是多....
唉...小弟新生入門，很多問題，還請各位大大們不要見怪~~~很謝謝大家~~
7 ~9 m2 P# @: p9 \1 R" p3 o( v
  a7 x( c% p/ \* C% ^從上面感覺起來，finster大大是先給定電壓囉，然後如果沒達到飽和，就只調W/L比?

* l, w9 h2 d# B- _+ P/ ~恩.....原來如此...
3 [* T3 W: E& g9 X& s/ F今天發現了一個問題.....小弟的功率真是省到了一個極點....
$ L/ G! s4 _- i: X4 |$ G$ m1 H電流總共才20u....致使M6，M7的gm小的可怕，增益因而不能提升....
% q! j4 r* l; U; {也就是說，如果能維持電流情況下調升W降L把gm7上升10倍，就能達到60dB了，YA~~
結果失敗....
真是牽一髮而動全身....一調就全部變樣....SAT，LINEAR都要重新....
大大們的精粹，小弟一時還真是難以上手....真是對不住啊....(慚愧)

finster

原帖由 st80069 於 2008-5-22 10:50 PM 發表
喔喔~~漏了感謝kgbriver的建議，因為這是專題上面的指定....
小弟才疏，怕亂修改會影響後面的設計，所以只敢乖乖仿學。
4 X8 c) `& t8 i- \很謝謝kgbriver的寶貴意見~~~
看finster大大的解說，
$ A6 y0 g# ]; U8 ~發現OP的學問，還真是多....
- s  s' m) [) [# L/ b# B唉...小 ...

8 B4 {/ c' ]3 a9 l" C7 g* @5 ]
. e( o& h. H% [) h" P( P
0 u( U$ k8 m$ {- _5 R/ m我想,你有點誤會我的意思了
在設計op時,尤其是folded-cascode op,我建議一定要把bias circuit加入一起作模擬,若是直接給一個定電壓作bias雖然也是可以,但遠遠及不上實際的bias circuit來得好,而且bias circuit所產生出來的電壓未必真的是定電壓,它也會隨著製程,電壓和溫度而有所變化,所以folded-cascode op我個人是強烈建議要加入bias circuit一起作模擬
( M  Z+ w4 B/ ?3 ]而我前面所言,有時候bias circuit也會是限制住op的gain和phase margin的一個因素之一,因為bias circuit若設計不好,也會影響op

st80069

原帖由 finster 於 2008-5-21 02:03 PM 發表
如果你是用wide range的fold-cascode OP,我覺得op的gain應會超過40db,一般我設計的fold-cascode op大概都可以到達60db以上(在ss corner)
而且,照公式推導來看,output阻抗是從輸出往上和往下看,現在你的p-load drivi ...

嗯...3天來測試發現...結果，如果只有一級，那電流鏡那端的電流就必須極小，彌補不夠的電阻，不過...卻也為了彌補...結果導致gm7的值極小而必須加大w，或者固定小電流，gm7ro7(ro9||ro2)同時放大寬長....
) F) B6 A8 H/ X7 Y哀....然後面積就變得超大超大....