請教有關調folding_cascode 放大器的訣竅

st80069

上面是在下正在做的差動放大器，正遇到瓶頸中...冏
8 {- w" }0 f- n3 Y6 H7 a  K0 M在下初入門，設計跟理論之間有極大的差距.....
- F' L$ Q; w! ^9 |在下私心的設計方法，讓M1的電流愈大，則GM愈大，M4，M5的電流愈小，則ro愈大，
所以努力調整小Vb1讓|VGS1|的值愈大，調小Vb2讓I5愈小，
; X3 m/ p$ p. a等到M1到了飽和與triode的極限的時候，再調小vb3至適當值
' d: {5 E. C% n$ M3 H1 X  b" _
增益是有如在下所預測的上升，不過....頂多卻也才達Vout/vd = 120....
" n, k5 M% L7 w& L! z$ ~/ {" E* B. ]8 R5 p# w但我的差動放大器想要作為運算放大器用，甚至要運用在regulator上，增益必然要K以上的單位吧(莫名的肯定)，
在下使用的是65nm的製程，所以VDD是1.2V，
而我VCM的值則是固定在0.6V，
看別人範例的OP，也都是把VCM固定在VDD的一半，所以在下也有樣學樣，但卻也不知道原因，
# T7 Y* @5 T/ l: p
! f& p5 N# N0 I9 M' c$ S* @所以有幾個問題跟訣竅想請教各位大大，
1.VCM的值真的需要固定在VDD的一半嗎??

8 w0 a4 B6 n9 `) R! p+ R2.folding cascode的OP，大大的步驟都是什麼?先調整Vb3，在碰Vb1，再調Vb2?然後再考慮是否調寬長比?
! H. x1 Y( ?+ M8 w9 n" a
3 ]3 ^2 S; y) D/ h* G3.寬長比初始都是先怎麼設的?例如我就會先設所有MOS的L都一樣，之後只調W不碰L....

2 A4 e$ n, Z3 Z( B: N大大可以跳脫出我的問題自立一格的回答喔~~因為可能我的問題在大大們面前是等同大學生看小學題目一樣...
希望各位有經驗的大大不吝指教(跪拜)~~

hiyato

有看到香港大學Philip K. T. Mok教授的paper裡面有出現過，
附上他的paper讓大家研究看看。

遊客，如果您要查看本帖隱藏內容請回復

st80069

PO上小弟的hspice好了
: |# h3 v2 }& k; [***********folding*************
.prot
! R0 i5 D! N, p2 b3 ?  L.lib 'xxxxx.lib' TT
2 G+ {3 z9 W7 q9 U1 s.unprot
.globle VDD
.param Lp=0.5um Wp1=5um Wn2=1.2um Wn3=1.2um Wp4=2um Wp=8um
***********description****************
  e. _# H: R' K0 m0 r3 X/ C. ~*****************
' W9 r) E/ ~( h+ jVDD vdd gnd! 1.2V
. a: \; {$ u# J2 ]2 c
VB1 vb1 gnd! 0.74v
VB2 vb2 gnd! 0.4v
5 D9 Y/ I. u- q9 a) R# wVB3 vb3 gnd! 0.38v

; @% M# Y; t: Q+ J8 @% p* ?0 vVCM vcm gnd! dc 0.6v
VD vd gnd! DC 0v AC 1v sin(0 0.5 10k)
*VC vc gnd! DC 0V
, y' W' ~2 \3 S' dEIN+ in+ vcm vd gnd! 0.5
" N  C$ o2 [3 @! ^EIN- in- vcm vd gnd! -0.5
*****************
1 i0 `, ^* n/ }; z9 y3 H0 _
: ]4 J" }- J) |M1 n1 vb1 vdd vdd xxxx L=Lp W=Wp
M2 n3 in+ n1 n1 xxxx L=Lp W=Wp1
M3 n2 in- n1 n1 xxxx L=Lp W=Wp1
) u: r! |, i8 @, z" m6 c- BM4 n4 n4 vdd vdd xxxx L=Lp W=Wp4
M5 nout n4 vdd vdd xxxx L=Lp W=Wp4
M6 n4 vb2 n2 gnd! xxxx L=Lp W=Wn3
# V6 v* w7 |& r) G+ FM7 nout vb2 n3 gnd! xxxx L=Lp W=Wn3
M8 n2 vb3 gnd! gnd! xxxx L=Lp W=Wn2
M9 n3 vb3 gnd! gnd! xxxx L=Lp W=Wn2
" g# K. L# l+ }' |8 T, s
" J6 T4 k! |  \+ ^***********analysis*************
************output**************
.op
/ D6 k" k8 P0 e( `.option post
# P4 z! _) l7 y  }0 G- o% A9 M.tf v(nout) vd
# a) j# w6 _# G; \7 `+ f' U.end
( e: p3 ?, Y& h( B
: W- X. E# z# g+ q      v(nout)/vd                               = -115.0583
      input resistance at             vd       =  1.000e+20
- N* S1 O8 C# \3 K* ^  h/ D' z      output resistance at v(nout)             =    1.0725x
增益只有115.... 要怎麼才能升到1k以上勒??
# ~( C: U. I* D0 {7 S: n
! v2 ?- b% h* ^4 l) b[ 本帖最後由 st80069 於 2008-5-18 02:02 PM 編輯 ]

vince

one stage op with gain 40dB
" ?2 W% m. v% C: e* s4 x5 i差不多極限了

st80069

原來如此...原來是到極限了...
因為小弟的解釋跟說明，造成指導老師誤判成後面的部分屬於LDO，
結果反而調不出我要的值，
0 Q. l% `- U& n$ e) o- t小弟也跟同學討論了許久，以為會不會那張圖就是整顆OP，所以也開始試著從two-stage的方向下手


& q6 p# r4 D% _( S. B6 Y- i多虧有vince大大的肯定，小弟才敢放手去做
1 S8 i7 V* q" y# n, i* Y
- b8 {7 ]% v  J/ \) @: q不過，現在卻又遇到個難題，
電壓值該怎麼調，或者W/L該怎麼分配，
- L# x# H& L% u# i2 q8 ^才能讓Mdrive的部份便成SATURATION??
調了整整一個下午，linear就是linear，說不變就是不變....
7 R  V9 I) _9 r7 l  bM5的VDS怎麼壓就是壓不下來~~~在煩請大大指教囉~~謝謝~~

mbission

MDRIVE的VGS電壓會depend on負載所需的電流(如果負回授成立的話)
看起來你是MDRIVE的SIZE(W/L)不夠大,導致你要驅動負載時,GATE電壓會一直往下拉
你可以調看看

vince

能不能說明一下regulator的load是什麼?
因為看起來是IC內部的power
需要多少電流?
: g" L$ i3 k4 c) Q. d, E, r* d( ^regulator 的load regulation spec是多少?
第一級OP bias電流多少?
這樣比較好提供意見　

kevin

thank you for sharing this material

st80069

謝謝mbission 大大，所以調W/L就可以改變VTH?原來vth會這樣改變的...嗯嗯，我明天去實驗室試看看。
謝謝hiyato大大提供的PAPER......
回vince大大，
load預計是SRAM ARRAY，是作為SRAM的供應電壓用。
剩下的...恩，也不太清楚，似乎是自己設計....
所以...就想說先以增益為目標....

! J0 X3 ^' H) ~5 P4 {[ 本帖最後由 st80069 於 2008-5-21 12:50 AM 編輯 ]

mdtjason

有資料可以參考嗎?
" t7 [8 G9 \! A0 _# y# p% c感謝大大們的分享~~~~~~~~~~~~~~`

賴永諭

output應該可以往上再疊一級PMOS load,gain 會不只40dB吧 !!
$ n) [0 }# a& c1 J當然會犧牲headroom

finster

如果你是用wide range的fold-cascode OP,我覺得op的gain應會超過40db,一般我設計的fold-cascode op大概都可以到達60db以上(在ss corner)
而且,照公式推導來看,output阻抗是從輸出往上和往下看,現在你的p-load driving只有一級,而n-load driving卻有兩級,這個樣子會變成往上的阻值比往下的阻值小很多(除非你在size部份己經留意到了,而且己經調到最佳化的情況)
2 f8 \9 O' R/ i不然,gain值應該會被限制住,而且是被p-load driving給限制住,如此一來,不管怎麼調,應該都會被限制住

vince

1. finster說的是對的  可是以你的應用不應該再把PMOS cascode來增加gain
   原因是kbgriver所說的  
2. 以你的應用來說 你不清楚load current 是多大 甚至你的load current
   是會一直變的 當你的load current 太小的時候 cascode 的pmos應該會跑進linear region
# v8 U% b1 c9 h0 N  T* n   做了也是白做
" `- r8 |& B/ [" v7 ~9 Z; o4 F7 i( ]5 o3. gain大有他的好處  可是over design只是增加自己的困擾
   所以你應該是要去算一下你到底需要多少gain
7 B, o+ G5 V3 o, ]+ x) I4. 如果你是學生  而這個不是你論文的主要部分
   那我會建議你用更簡單的架構
5 C( q- A! Z2 a! g$ B' i   甚至把frequency compensation 改成用外掛大電容的dominate pole compensation
   除非你的很清楚你的load是什麼  你的頻寬是多少 不然你目前的compensation是有危險的
5. 你的VCM就是你的Vref 不是1/2 vdd
- j9 X& Q1 O, N- t) D; ^6. W/L 不是三言兩語可以說完的  不過  少用最小L就不會太離譜了
% y% J9 D, b2 `! N7. 指導老師誤判  =>  你有找對老師嗎?? 找沒經驗的老師做類比電路  請保重
8. 今天話有點多  不好意思

squallscer

XDD
7 s8 }1 z, G1 a不會拉，vince大大見解非常的寶貴唷！
% M. b! E  I: W: W! L+ z. d更謝謝finster大為我提供的建議，
" S. S/ w" e  n. P( o6 c看到各位大大為我解答，讓我求助無門的情況下感動非常了
* [! Z1 y' A$ U( F& b6 g恩，我現在就試試各位大大的方法，跟建議，
5 Z/ u! y1 a% u9 Z' A我試完後的結果再跟各位大大報告！
+ ^: o* ~& G& n謝謝大大們的不吝指教....
4 [/ J3 i8 f* q; l(話說....我的專題老師....可是很強的老師....與其說造成他的誤判，還不如說他因為趕時間，而我的意見又很多，他反而覺得都有可能，只是他傾向試上面的方法...對老師真是萬分抱歉啊)

恩恩~~~對喔~~~Md處的地方，看RAZAVI後，就TWO-STAGE來說，應該再底下再接一個NMOS，給他負載，並且提供電流...
而我這部分如果以TWO STAGE的觀點來看...好像根本不會有直流偏壓的樣子....
7 D% Z. _3 J/ R除非如vince大大說的知道LOAD的大小跟電流經過...而小弟LOAD處，是顆sram...
小弟由此推得...後面是LDO當接OP正端回授後的產物了....哎呀呀~~~

/ ~8 M& u# O" ]" J[ 本帖最後由 squallscer 於 2008-5-22 09:42 AM 編輯 ]

st80069

咦?
話說剛剛才發現，小弟忘了把同學的帳號登出而po文......
- d1 w% p( S  U! k$ H. L(昏頭)
抱歉抱歉....
) Q) i4 E8 @' ^6 F' Nfinster大大說的....是指沒有MD和MC時的設計嗎??
3 ~. G; @$ B! s恩...那應該是我的寬長比設計的問題了...
我重新再重推做一次...
: q& O( A- S. [, o
7 ?  M4 ^' {1 Z# m[ 本帖最後由 st80069 於 2008-5-22 09:51 AM 編輯 ]

jerryyao

原帖由 hiyato 於 2008-5-20 08:35 PM 發表
有看到香港大學Philip K. T. Mok教授的paper裡面有出現過，
7 o9 v9 z4 f# ]4 |: S7 D4 X附上他的paper讓大家研究看看。
**** 本內容被作者隱藏 *****

2 R+ I7 t5 n# k; Hregulator領域是我的下一階段要做的目標，看別人推薦的paper比自己是找有效多了。
要錢以後再說。
& D: O( z0 @! C* z, U* F! |5 S/ H; W
! v7 l9 h) s3 f; ^9 L4 F3 A6 T[ 本帖最後由 jerryyao 於 2008-5-22 01:26 PM 編輯 ]

finster

原帖由 st80069 於 2008-5-22 09:46 AM 發表
& d/ k  ]) s# }0 ~8 n/ x咦?
話說剛剛才發現，小弟忘了把同學的帳號登出而po文......
' |7 |% \, z  ?$ M(昏頭)
3 t' N# p) I1 `$ I: ?6 ?" I8 @抱歉抱歉....
/ l$ u4 N! z, \, ?9 Qfinster大大說的....是指沒有MD和MC時的設計嗎??
恩...那應該是我的寬長比設計的問題了...
( c5 u' k& A* U! D7 q我重新再重推做一次...

, v8 ]- e0 D" M' W8 l- o$ s

! l. V& |! K9 F, J" Z1 C* L! U5 q
5 i. C( G* \. k; F0 j不了解你指的MD和MC的縮寫意思
我個人在設計fold-cascode時,其實會先設計bias電路,因為bias電路會間接(有時候是直接)決定fold-cascode的performance
因為,我以前曾遇過當我發覺到我的OP的gain己經調不上去時,我以為己經到極限了,後來在檢查我op電路各點電壓時,才驚覺原來是因為我的bias電路而限制住我op的gain,難怪我的op的gain一直上不去
自此之後,我才學到原來bias電路對op而言,也是一個很重要的設計重點,而這個bias電路,卻是很少人有花心思去看的

st80069

喔喔~~漏了感謝kgbriver的建議，因為這是專題上面的指定....
8 J# m, M: M( a6 N小弟才疏，怕亂修改會影響後面的設計，所以只敢乖乖仿學。
& D9 \6 m6 S3 _, a很謝謝kgbriver的寶貴意見~~~
: ]6 V. E- h2 h' F看finster大大的解說，
發現OP的學問，還真是多....
! I9 d1 p9 q* A3 [& S/ U唉...小弟新生入門，很多問題，還請各位大大們不要見怪~~~很謝謝大家~~
4 O. I7 d. d/ \( u
; o1 r- T/ O4 x  q5 [% d! i6 K6 M% Y( I從上面感覺起來，finster大大是先給定電壓囉，然後如果沒達到飽和，就只調W/L比?

+ {2 [5 m# i/ n) m( j) e* P恩.....原來如此...
  f% V. q. m/ m) h! B! t今天發現了一個問題.....小弟的功率真是省到了一個極點....
1 E1 U2 K* c; o! l  U5 ?( X電流總共才20u....致使M6，M7的gm小的可怕，增益因而不能提升....
也就是說，如果能維持電流情況下調升W降L把gm7上升10倍，就能達到60dB了，YA~~
結果失敗....
3 v0 f5 {9 P$ W( k真是牽一髮而動全身....一調就全部變樣....SAT，LINEAR都要重新....
大大們的精粹，小弟一時還真是難以上手....真是對不住啊....(慚愧)

finster

原帖由 st80069 於 2008-5-22 10:50 PM 發表
喔喔~~漏了感謝kgbriver的建議，因為這是專題上面的指定....
小弟才疏，怕亂修改會影響後面的設計，所以只敢乖乖仿學。
7 K+ I! l5 v- h很謝謝kgbriver的寶貴意見~~~
2 O4 e8 ?/ I, U# T) u  ]- X看finster大大的解說，
* A% {* Q0 ?7 v9 K: U, `( _發現OP的學問，還真是多....
3 x4 K0 [' M, o% E2 [- _唉...小 ...

1 x" W1 f% `) X
  Q& l5 v5 M' T+ y. R5 P, x4 F
5 c+ y* K5 r. y( x" z& `2 `9 ?1 H我想,你有點誤會我的意思了
在設計op時,尤其是folded-cascode op,我建議一定要把bias circuit加入一起作模擬,若是直接給一個定電壓作bias雖然也是可以,但遠遠及不上實際的bias circuit來得好,而且bias circuit所產生出來的電壓未必真的是定電壓,它也會隨著製程,電壓和溫度而有所變化,所以folded-cascode op我個人是強烈建議要加入bias circuit一起作模擬
而我前面所言,有時候bias circuit也會是限制住op的gain和phase margin的一個因素之一,因為bias circuit若設計不好,也會影響op

st80069

原帖由 finster 於 2008-5-21 02:03 PM 發表
" G$ @8 U% L4 n如果你是用wide range的fold-cascode OP,我覺得op的gain應會超過40db,一般我設計的fold-cascode op大概都可以到達60db以上(在ss corner)
而且,照公式推導來看,output阻抗是從輸出往上和往下看,現在你的p-load drivi ...

嗯...3天來測試發現...結果，如果只有一級，那電流鏡那端的電流就必須極小，彌補不夠的電阻，不過...卻也為了彌補...結果導致gm7的值極小而必須加大w，或者固定小電流，gm7ro7(ro9||ro2)同時放大寬長....
" {& r" G2 G+ r% Q哀....然後面積就變得超大超大....