請教有關調folding_cascode 放大器的訣竅

st80069

上面是在下正在做的差動放大器，正遇到瓶頸中...冏
) C% R5 d7 H- b# m8 f4 \2 k' X0 A% y在下初入門，設計跟理論之間有極大的差距.....
* {/ E  U; _- F: r在下私心的設計方法，讓M1的電流愈大，則GM愈大，M4，M5的電流愈小，則ro愈大，
所以努力調整小Vb1讓|VGS1|的值愈大，調小Vb2讓I5愈小，
4 b) d# z$ Q  d1 k( J等到M1到了飽和與triode的極限的時候，再調小vb3至適當值
% T9 U; m4 y4 h$ P, F7 w: q
% j# c5 t: G9 d& w7 `3 L% f增益是有如在下所預測的上升，不過....頂多卻也才達Vout/vd = 120....
6 t9 j7 T5 s8 `5 i7 |5 i但我的差動放大器想要作為運算放大器用，甚至要運用在regulator上，增益必然要K以上的單位吧(莫名的肯定)，
& ^9 {7 j0 J" p0 m在下使用的是65nm的製程，所以VDD是1.2V，
2 s4 F. c; A$ [5 X, G5 A, Z+ H而我VCM的值則是固定在0.6V，
看別人範例的OP，也都是把VCM固定在VDD的一半，所以在下也有樣學樣，但卻也不知道原因，

所以有幾個問題跟訣竅想請教各位大大，
1.VCM的值真的需要固定在VDD的一半嗎??
4 M$ o, \6 x( X" h
2.folding cascode的OP，大大的步驟都是什麼?先調整Vb3，在碰Vb1，再調Vb2?然後再考慮是否調寬長比?
. G' \7 y# b. p
3.寬長比初始都是先怎麼設的?例如我就會先設所有MOS的L都一樣，之後只調W不碰L....
+ G  u( ^, E; k  v3 H. ?( Y6 Q* A
# q& U1 }1 P7 s) G2 X大大可以跳脫出我的問題自立一格的回答喔~~因為可能我的問題在大大們面前是等同大學生看小學題目一樣...
希望各位有經驗的大大不吝指教(跪拜)~~

hiyato

有看到香港大學Philip K. T. Mok教授的paper裡面有出現過，
附上他的paper讓大家研究看看。
9 c9 \* I$ [% t7 G2 k

遊客，如果您要查看本帖隱藏內容請回復

st80069

PO上小弟的hspice好了
( S2 ?2 p4 E7 x5 Q! \***********folding*************
.prot
.lib 'xxxxx.lib' TT
.unprot
.globle VDD
1 Y5 N  Y3 H' ~.param Lp=0.5um Wp1=5um Wn2=1.2um Wn3=1.2um Wp4=2um Wp=8um
***********description****************
% A5 m& c- N" u& Z1 t" ?" t*****************
VDD vdd gnd! 1.2V

6 q; q* N, s# c0 p8 _. B' tVB1 vb1 gnd! 0.74v
1 _9 w8 q! |% Q& S$ e$ k6 ^VB2 vb2 gnd! 0.4v
VB3 vb3 gnd! 0.38v

VCM vcm gnd! dc 0.6v
, Q. d8 M, r. E" XVD vd gnd! DC 0v AC 1v sin(0 0.5 10k)
*VC vc gnd! DC 0V
EIN+ in+ vcm vd gnd! 0.5
3 b  i9 Y: G. s9 xEIN- in- vcm vd gnd! -0.5
*****************

( ]6 H1 u1 `7 [% K5 \. l6 vM1 n1 vb1 vdd vdd xxxx L=Lp W=Wp
M2 n3 in+ n1 n1 xxxx L=Lp W=Wp1
+ B1 u0 o2 m# D# ~3 e' y0 lM3 n2 in- n1 n1 xxxx L=Lp W=Wp1
M4 n4 n4 vdd vdd xxxx L=Lp W=Wp4
2 R- E% U5 i% B1 O. ]( U# ~: bM5 nout n4 vdd vdd xxxx L=Lp W=Wp4
5 A: T9 {3 L6 i- ?9 A& i+ x' SM6 n4 vb2 n2 gnd! xxxx L=Lp W=Wn3
M7 nout vb2 n3 gnd! xxxx L=Lp W=Wn3
M8 n2 vb3 gnd! gnd! xxxx L=Lp W=Wn2
M9 n3 vb3 gnd! gnd! xxxx L=Lp W=Wn2

***********analysis*************
************output**************
/ g" c7 T6 @; ?$ X4 V.op
.option post
- G8 o( n# M7 F" n  Z$ ^. V6 [.tf v(nout) vd
.end
5 X% d& j7 a) }' u* j5 u
$ {) L; N" x1 C- ~4 J+ i      v(nout)/vd                               = -115.0583
3 D* m" U0 h; }2 H# g' M0 }      input resistance at             vd       =  1.000e+20
; L4 K9 I% T& f0 E% Q9 C" B) s! E      output resistance at v(nout)             =    1.0725x
增益只有115.... 要怎麼才能升到1k以上勒??
- \5 ]6 V0 ^! o( R
' C) X1 [. i1 }[ 本帖最後由 st80069 於 2008-5-18 02:02 PM 編輯 ]

vince

one stage op with gain 40dB
差不多極限了

st80069

原來如此...原來是到極限了...
因為小弟的解釋跟說明，造成指導老師誤判成後面的部分屬於LDO，
3 y% `6 P( o0 p% N3 A" b6 z結果反而調不出我要的值，
) a3 u  T7 P, x( A5 W小弟也跟同學討論了許久，以為會不會那張圖就是整顆OP，所以也開始試著從two-stage的方向下手


, D' N! s- I3 H, W; Y4 F. [多虧有vince大大的肯定，小弟才敢放手去做

不過，現在卻又遇到個難題，
電壓值該怎麼調，或者W/L該怎麼分配，
才能讓Mdrive的部份便成SATURATION??
( [5 z2 z6 H6 ^1 y4 \4 o6 v調了整整一個下午，linear就是linear，說不變就是不變....
0 u3 l, N9 q, a" m' fM5的VDS怎麼壓就是壓不下來~~~在煩請大大指教囉~~謝謝~~

mbission

MDRIVE的VGS電壓會depend on負載所需的電流(如果負回授成立的話)
看起來你是MDRIVE的SIZE(W/L)不夠大,導致你要驅動負載時,GATE電壓會一直往下拉
+ W- c* P0 B5 _* y! r: W7 W5 H6 g你可以調看看

vince

能不能說明一下regulator的load是什麼?
$ z) A, m9 S- I  z3 y) L因為看起來是IC內部的power
& E( c- Q1 A/ o6 O- f1 d需要多少電流?
  E  S- p3 I7 f5 bregulator 的load regulation spec是多少?
* j: J6 Y# |) w, f% U: i7 }第一級OP bias電流多少?
0 s6 B$ N/ t1 e7 A$ ?( j這樣比較好提供意見　

kevin

thank you for sharing this material

st80069

謝謝mbission 大大，所以調W/L就可以改變VTH?原來vth會這樣改變的...嗯嗯，我明天去實驗室試看看。
0 z- K$ \4 m- A5 P謝謝hiyato大大提供的PAPER......
5 [2 r3 a; K) U& {9 k+ n( k$ [8 i回vince大大，
; H% y3 w+ ]) L: q4 p' b' M+ M7 Y" kload預計是SRAM ARRAY，是作為SRAM的供應電壓用。
/ ^9 y! ?; |4 \' S3 g1 i剩下的...恩，也不太清楚，似乎是自己設計....
9 b2 N+ ^; x7 F# A  R+ Y: q所以...就想說先以增益為目標....

; ]( n! h2 k1 v& p" H9 e) k[ 本帖最後由 st80069 於 2008-5-21 12:50 AM 編輯 ]

mdtjason

有資料可以參考嗎?
1 k/ ?* K# r* d6 Y/ p! h, G感謝大大們的分享~~~~~~~~~~~~~~`

賴永諭

output應該可以往上再疊一級PMOS load,gain 會不只40dB吧 !!
3 i7 @% O! C9 t% S8 T0 Y9 p, I當然會犧牲headroom

finster

如果你是用wide range的fold-cascode OP,我覺得op的gain應會超過40db,一般我設計的fold-cascode op大概都可以到達60db以上(在ss corner)
, i7 f9 U( P; v而且,照公式推導來看,output阻抗是從輸出往上和往下看,現在你的p-load driving只有一級,而n-load driving卻有兩級,這個樣子會變成往上的阻值比往下的阻值小很多(除非你在size部份己經留意到了,而且己經調到最佳化的情況)
# }4 g% v% T( n& |" w) y& w% \! W) s不然,gain值應該會被限制住,而且是被p-load driving給限制住,如此一來,不管怎麼調,應該都會被限制住

vince

1. finster說的是對的  可是以你的應用不應該再把PMOS cascode來增加gain
   原因是kbgriver所說的  
0 c/ l+ t2 I8 E, _6 b2. 以你的應用來說 你不清楚load current 是多大 甚至你的load current
   是會一直變的 當你的load current 太小的時候 cascode 的pmos應該會跑進linear region
; P' w; y" w( C0 t   做了也是白做
3. gain大有他的好處  可是over design只是增加自己的困擾
+ T( F- w" @) V# R  _   所以你應該是要去算一下你到底需要多少gain
4. 如果你是學生  而這個不是你論文的主要部分
   那我會建議你用更簡單的架構
   甚至把frequency compensation 改成用外掛大電容的dominate pole compensation
   除非你的很清楚你的load是什麼  你的頻寬是多少 不然你目前的compensation是有危險的
5. 你的VCM就是你的Vref 不是1/2 vdd
; N1 p  E( S' q: i& c7 r# [6. W/L 不是三言兩語可以說完的  不過  少用最小L就不會太離譜了
7. 指導老師誤判  =>  你有找對老師嗎?? 找沒經驗的老師做類比電路  請保重
! L" k0 F' c2 x8. 今天話有點多  不好意思

squallscer

XDD
* c! P, t( ^% Q4 K' a不會拉，vince大大見解非常的寶貴唷！
  i0 t' p) ~! M8 v, m; w. _更謝謝finster大為我提供的建議，
3 w6 [+ t# ?9 O- M! I看到各位大大為我解答，讓我求助無門的情況下感動非常了
9 H, p- E; o* e# E& A: `! N恩，我現在就試試各位大大的方法，跟建議，
; {5 I8 U8 V! |9 W, `. e/ R我試完後的結果再跟各位大大報告！
謝謝大大們的不吝指教....
7 b1 R. d3 n- E5 {% z2 ~9 o0 x+ ?(話說....我的專題老師....可是很強的老師....與其說造成他的誤判，還不如說他因為趕時間，而我的意見又很多，他反而覺得都有可能，只是他傾向試上面的方法...對老師真是萬分抱歉啊)
; E1 X2 q. u0 N" `# S/ e! @
0 A' K' w* ^8 {( v恩恩~~~對喔~~~Md處的地方，看RAZAVI後，就TWO-STAGE來說，應該再底下再接一個NMOS，給他負載，並且提供電流...
2 \5 r( R( }, A0 D0 x# n2 \: P% X而我這部分如果以TWO STAGE的觀點來看...好像根本不會有直流偏壓的樣子....
! _4 U9 z" H  @5 w  ~8 F除非如vince大大說的知道LOAD的大小跟電流經過...而小弟LOAD處，是顆sram...
4 z, o' ]7 I" p+ F% F% u9 |. q小弟由此推得...後面是LDO當接OP正端回授後的產物了....哎呀呀~~~
; {7 {: H4 q# I' ~/ |) B
[ 本帖最後由 squallscer 於 2008-5-22 09:42 AM 編輯 ]

st80069

咦?
# u# Q# Z$ m0 w; n$ u6 n. i話說剛剛才發現，小弟忘了把同學的帳號登出而po文......
(昏頭)
抱歉抱歉....
finster大大說的....是指沒有MD和MC時的設計嗎??
; \9 D5 n) ^) [1 Z恩...那應該是我的寬長比設計的問題了...
  H& A! X; g* N2 g) T: ^9 e我重新再重推做一次...
$ s. L1 A8 [6 d+ ~( }4 K2 j6 A, T3 p
! T: U0 y( r  [& t# F3 E[ 本帖最後由 st80069 於 2008-5-22 09:51 AM 編輯 ]

jerryyao

原帖由 hiyato 於 2008-5-20 08:35 PM 發表
' ]) f6 T3 ?  g  l有看到香港大學Philip K. T. Mok教授的paper裡面有出現過，
附上他的paper讓大家研究看看。
**** 本內容被作者隱藏 *****

regulator領域是我的下一階段要做的目標，看別人推薦的paper比自己是找有效多了。
' [  r2 [& B2 K) n" N 要錢以後再說。

[ 本帖最後由 jerryyao 於 2008-5-22 01:26 PM 編輯 ]

finster

原帖由 st80069 於 2008-5-22 09:46 AM 發表
9 Y" @7 g% B+ B' [: D咦?
8 L2 H7 k- S2 \% W0 n* @話說剛剛才發現，小弟忘了把同學的帳號登出而po文......
! Z! c" t+ }9 n* _! i. i# o- }(昏頭)
抱歉抱歉....
5 _* p. n+ ?6 a- n/ N. _; afinster大大說的....是指沒有MD和MC時的設計嗎??
( l0 ^. C7 s1 m' Q: Y% \恩...那應該是我的寬長比設計的問題了...
9 @3 O5 W+ d3 W: G% x! X我重新再重推做一次...

4 _& ~( c" N" J. g
+ X! r' f$ h. M! T* M3 t
# h- ?9 r  r* S: {& Z
不了解你指的MD和MC的縮寫意思
  V+ M+ a6 ^2 z) v6 q7 z4 v1 x我個人在設計fold-cascode時,其實會先設計bias電路,因為bias電路會間接(有時候是直接)決定fold-cascode的performance
( B  y; B. y/ y+ I# g+ M因為,我以前曾遇過當我發覺到我的OP的gain己經調不上去時,我以為己經到極限了,後來在檢查我op電路各點電壓時,才驚覺原來是因為我的bias電路而限制住我op的gain,難怪我的op的gain一直上不去
+ E# T+ `4 r( }9 o& |7 C8 H% P自此之後,我才學到原來bias電路對op而言,也是一個很重要的設計重點,而這個bias電路,卻是很少人有花心思去看的

st80069

喔喔~~漏了感謝kgbriver的建議，因為這是專題上面的指定....
小弟才疏，怕亂修改會影響後面的設計，所以只敢乖乖仿學。
很謝謝kgbriver的寶貴意見~~~
看finster大大的解說，
- n8 c7 T" f2 i2 `' V  t發現OP的學問，還真是多....
% F, }% n; C0 G& z2 b& ]唉...小弟新生入門，很多問題，還請各位大大們不要見怪~~~很謝謝大家~~

& M- B# [. [9 a3 W; u; A從上面感覺起來，finster大大是先給定電壓囉，然後如果沒達到飽和，就只調W/L比?
5 ~* b2 \0 l3 j# r* l9 |9 E  ], ~
恩.....原來如此...
今天發現了一個問題.....小弟的功率真是省到了一個極點....
. F* t0 W; @% a2 s7 v3 r# s電流總共才20u....致使M6，M7的gm小的可怕，增益因而不能提升....
4 L$ d) W4 d8 P* S8 d5 O6 R  J也就是說，如果能維持電流情況下調升W降L把gm7上升10倍，就能達到60dB了，YA~~
6 E, F1 f. q" g$ U& T7 a# P; `# e; ~結果失敗....
真是牽一髮而動全身....一調就全部變樣....SAT，LINEAR都要重新....
! [' n  M3 ]& Y大大們的精粹，小弟一時還真是難以上手....真是對不住啊....(慚愧)

finster

原帖由 st80069 於 2008-5-22 10:50 PM 發表
喔喔~~漏了感謝kgbriver的建議，因為這是專題上面的指定....
* [: M9 x# ^7 _2 m  u小弟才疏，怕亂修改會影響後面的設計，所以只敢乖乖仿學。
. w; z, b- e+ w4 d( ]- q/ k很謝謝kgbriver的寶貴意見~~~
看finster大大的解說，
發現OP的學問，還真是多....
/ x1 r4 l' f9 [6 d唉...小 ...

- w/ ^: ^' {0 a4 F4 e8 l5 L9 @

7 D; b! R; I/ T% C( o/ M5 l5 H0 x我想,你有點誤會我的意思了
在設計op時,尤其是folded-cascode op,我建議一定要把bias circuit加入一起作模擬,若是直接給一個定電壓作bias雖然也是可以,但遠遠及不上實際的bias circuit來得好,而且bias circuit所產生出來的電壓未必真的是定電壓,它也會隨著製程,電壓和溫度而有所變化,所以folded-cascode op我個人是強烈建議要加入bias circuit一起作模擬
! s$ L4 M$ c- {/ N3 f  L% V6 `4 n而我前面所言,有時候bias circuit也會是限制住op的gain和phase margin的一個因素之一,因為bias circuit若設計不好,也會影響op

st80069

原帖由 finster 於 2008-5-21 02:03 PM 發表
+ y9 ]! L; V: K0 L如果你是用wide range的fold-cascode OP,我覺得op的gain應會超過40db,一般我設計的fold-cascode op大概都可以到達60db以上(在ss corner)
3 K3 a, k" {# b# g3 ?而且,照公式推導來看,output阻抗是從輸出往上和往下看,現在你的p-load drivi ...

嗯...3天來測試發現...結果，如果只有一級，那電流鏡那端的電流就必須極小，彌補不夠的電阻，不過...卻也為了彌補...結果導致gm7的值極小而必須加大w，或者固定小電流，gm7ro7(ro9||ro2)同時放大寬長....
/ a- |7 ^3 Z( b6 f+ H- F哀....然後面積就變得超大超大....