請教有關調folding_cascode 放大器的訣竅

st80069

上面是在下正在做的差動放大器，正遇到瓶頸中...冏
在下初入門，設計跟理論之間有極大的差距.....
在下私心的設計方法，讓M1的電流愈大，則GM愈大，M4，M5的電流愈小，則ro愈大，
所以努力調整小Vb1讓|VGS1|的值愈大，調小Vb2讓I5愈小，
等到M1到了飽和與triode的極限的時候，再調小vb3至適當值
! I/ O. H3 H9 r  [
增益是有如在下所預測的上升，不過....頂多卻也才達Vout/vd = 120....
但我的差動放大器想要作為運算放大器用，甚至要運用在regulator上，增益必然要K以上的單位吧(莫名的肯定)，
4 i: Y5 d0 P5 S" c- {在下使用的是65nm的製程，所以VDD是1.2V，
而我VCM的值則是固定在0.6V，
看別人範例的OP，也都是把VCM固定在VDD的一半，所以在下也有樣學樣，但卻也不知道原因，

- B4 I) F; S2 Z/ u; b% E所以有幾個問題跟訣竅想請教各位大大，
' i: R+ S; e! w' D+ l6 X9 S! s+ R1.VCM的值真的需要固定在VDD的一半嗎??
0 B& r3 z8 B- m4 i; p3 |2 M
2.folding cascode的OP，大大的步驟都是什麼?先調整Vb3，在碰Vb1，再調Vb2?然後再考慮是否調寬長比?

3.寬長比初始都是先怎麼設的?例如我就會先設所有MOS的L都一樣，之後只調W不碰L....
) b1 D" s4 d% A* W
+ E! V: ]9 n- K: Q6 }; [, \大大可以跳脫出我的問題自立一格的回答喔~~因為可能我的問題在大大們面前是等同大學生看小學題目一樣...
- H: W, Z4 ~4 @$ ~) J  t( Z希望各位有經驗的大大不吝指教(跪拜)~~

hiyato

有看到香港大學Philip K. T. Mok教授的paper裡面有出現過，
附上他的paper讓大家研究看看。

遊客，如果您要查看本帖隱藏內容請回復

st80069

PO上小弟的hspice好了
***********folding*************
.prot
6 v; v7 V: h4 q2 G6 g.lib 'xxxxx.lib' TT
.unprot
.globle VDD
  K* T1 s" `0 C+ _.param Lp=0.5um Wp1=5um Wn2=1.2um Wn3=1.2um Wp4=2um Wp=8um
' y! ?; ?6 K* a5 n% t/ O# w" W# L% R***********description****************
( T: Q) B3 }; p/ U5 K6 ~6 Y5 M*****************
2 V. p% b+ Z, p  jVDD vdd gnd! 1.2V

VB1 vb1 gnd! 0.74v
VB2 vb2 gnd! 0.4v
VB3 vb3 gnd! 0.38v
7 j$ @. M* o0 L9 q3 M
VCM vcm gnd! dc 0.6v
1 K! j* K  c5 J2 q/ n9 LVD vd gnd! DC 0v AC 1v sin(0 0.5 10k)
) b$ D; u7 [& Y; `/ r$ f( x* M1 s% L*VC vc gnd! DC 0V
' Q; w9 Q9 [  F4 bEIN+ in+ vcm vd gnd! 0.5
8 t8 m" R  j! O! s% f% y) BEIN- in- vcm vd gnd! -0.5
*****************

3 }3 l4 f- n: ?6 gM1 n1 vb1 vdd vdd xxxx L=Lp W=Wp
) `* [% K$ ^4 xM2 n3 in+ n1 n1 xxxx L=Lp W=Wp1
M3 n2 in- n1 n1 xxxx L=Lp W=Wp1
! _: u3 U2 O$ f/ X5 NM4 n4 n4 vdd vdd xxxx L=Lp W=Wp4
( G7 q/ W6 X2 w/ YM5 nout n4 vdd vdd xxxx L=Lp W=Wp4
M6 n4 vb2 n2 gnd! xxxx L=Lp W=Wn3
& [6 ~' C" z, |0 ~M7 nout vb2 n3 gnd! xxxx L=Lp W=Wn3
M8 n2 vb3 gnd! gnd! xxxx L=Lp W=Wn2
: o! i0 n  X' D/ P6 j: rM9 n3 vb3 gnd! gnd! xxxx L=Lp W=Wn2

***********analysis*************
************output**************
.op
& h+ {/ e! _% b5 q8 m.option post
' @3 Z  H/ u; ]; O% I6 n6 m.tf v(nout) vd
- u) p# g: N1 l+ n4 J! F) S.end
7 ^" ?4 n" X. o
5 i- R" }+ \( r3 J, t6 Z      v(nout)/vd                               = -115.0583
      input resistance at             vd       =  1.000e+20
      output resistance at v(nout)             =    1.0725x
增益只有115.... 要怎麼才能升到1k以上勒??
) |4 Z4 C3 n; |+ @4 x# F
: r( Z# Y* c: o' e" V; O( [[ 本帖最後由 st80069 於 2008-5-18 02:02 PM 編輯 ]

vince

one stage op with gain 40dB
" q# W4 {; j$ F' M1 U# k1 L: c差不多極限了

st80069

原來如此...原來是到極限了...
' `# Q/ m( D3 I# R7 D. \因為小弟的解釋跟說明，造成指導老師誤判成後面的部分屬於LDO，
結果反而調不出我要的值，
/ x! _% S0 j3 y* S小弟也跟同學討論了許久，以為會不會那張圖就是整顆OP，所以也開始試著從two-stage的方向下手
6 m* Q: q- C2 @/ C5 d2 ?
: d- r! D3 D: f) P1 T! J
多虧有vince大大的肯定，小弟才敢放手去做
9 |8 H6 P; f/ D' b" G5 e/ `
不過，現在卻又遇到個難題，
電壓值該怎麼調，或者W/L該怎麼分配，
6 [; f! R! W8 R* D2 N才能讓Mdrive的部份便成SATURATION??
$ g$ L- p6 O% m6 H. u' Y調了整整一個下午，linear就是linear，說不變就是不變....
M5的VDS怎麼壓就是壓不下來~~~在煩請大大指教囉~~謝謝~~

mbission

MDRIVE的VGS電壓會depend on負載所需的電流(如果負回授成立的話)
" G3 W( J% d9 |: R( U看起來你是MDRIVE的SIZE(W/L)不夠大,導致你要驅動負載時,GATE電壓會一直往下拉
  v; {( z0 o  H: k你可以調看看

vince

能不能說明一下regulator的load是什麼?
因為看起來是IC內部的power
9 y3 A% L1 G6 F) J  i. W$ @需要多少電流?
$ x+ g1 h/ r1 ^6 t8 i" Yregulator 的load regulation spec是多少?
% V# _9 ?; m8 j+ G第一級OP bias電流多少?
這樣比較好提供意見　

kevin

thank you for sharing this material

st80069

謝謝mbission 大大，所以調W/L就可以改變VTH?原來vth會這樣改變的...嗯嗯，我明天去實驗室試看看。
9 ]4 @  s2 X9 X8 Z; D9 T, \謝謝hiyato大大提供的PAPER......
回vince大大，
; B8 ^/ w$ H! Z# Y0 f" m# pload預計是SRAM ARRAY，是作為SRAM的供應電壓用。
0 ^+ m- j( G4 C  ]% |( Q% g1 V剩下的...恩，也不太清楚，似乎是自己設計....
所以...就想說先以增益為目標....

[ 本帖最後由 st80069 於 2008-5-21 12:50 AM 編輯 ]

mdtjason

有資料可以參考嗎?
感謝大大們的分享~~~~~~~~~~~~~~`

賴永諭

output應該可以往上再疊一級PMOS load,gain 會不只40dB吧 !!
% J3 Y! i( ^& |  D1 s' _當然會犧牲headroom

finster

如果你是用wide range的fold-cascode OP,我覺得op的gain應會超過40db,一般我設計的fold-cascode op大概都可以到達60db以上(在ss corner)
而且,照公式推導來看,output阻抗是從輸出往上和往下看,現在你的p-load driving只有一級,而n-load driving卻有兩級,這個樣子會變成往上的阻值比往下的阻值小很多(除非你在size部份己經留意到了,而且己經調到最佳化的情況)
不然,gain值應該會被限制住,而且是被p-load driving給限制住,如此一來,不管怎麼調,應該都會被限制住

vince

1. finster說的是對的  可是以你的應用不應該再把PMOS cascode來增加gain
! X/ w$ }* Y2 O1 c4 H( F# I   原因是kbgriver所說的  
+ }' j* y& M! Z8 ]/ G3 T9 I# K6 W- x2. 以你的應用來說 你不清楚load current 是多大 甚至你的load current
( {; O; T* m7 ]+ A' `! H/ {   是會一直變的 當你的load current 太小的時候 cascode 的pmos應該會跑進linear region
6 W. U! r: L7 D+ |   做了也是白做
3. gain大有他的好處  可是over design只是增加自己的困擾
   所以你應該是要去算一下你到底需要多少gain
1 H+ q- N0 t" z5 y4. 如果你是學生  而這個不是你論文的主要部分
   那我會建議你用更簡單的架構
8 W2 f9 L, Y2 B1 z8 V7 Q   甚至把frequency compensation 改成用外掛大電容的dominate pole compensation
   除非你的很清楚你的load是什麼  你的頻寬是多少 不然你目前的compensation是有危險的
5. 你的VCM就是你的Vref 不是1/2 vdd
; E- K! ~( ^1 v6 b6. W/L 不是三言兩語可以說完的  不過  少用最小L就不會太離譜了
7 Q5 G9 W  \* l: N# }5 u+ ^7. 指導老師誤判  =>  你有找對老師嗎?? 找沒經驗的老師做類比電路  請保重
8. 今天話有點多  不好意思

squallscer

XDD
+ r# V. j/ d1 A2 y+ l6 L不會拉，vince大大見解非常的寶貴唷！
6 O8 {- ~" z! I8 I更謝謝finster大為我提供的建議，
! I$ f' Z* G# R3 Y$ i看到各位大大為我解答，讓我求助無門的情況下感動非常了
4 |- k4 `5 k6 D9 s恩，我現在就試試各位大大的方法，跟建議，
我試完後的結果再跟各位大大報告！
- u7 e+ `5 |7 d; \1 ]2 v謝謝大大們的不吝指教....
(話說....我的專題老師....可是很強的老師....與其說造成他的誤判，還不如說他因為趕時間，而我的意見又很多，他反而覺得都有可能，只是他傾向試上面的方法...對老師真是萬分抱歉啊)
; p% q" a* B7 W8 k& H' ^9 |% `
恩恩~~~對喔~~~Md處的地方，看RAZAVI後，就TWO-STAGE來說，應該再底下再接一個NMOS，給他負載，並且提供電流...
+ r4 k1 N. D6 H2 f! h而我這部分如果以TWO STAGE的觀點來看...好像根本不會有直流偏壓的樣子....
! G0 V7 b! m1 {! ~" {( b除非如vince大大說的知道LOAD的大小跟電流經過...而小弟LOAD處，是顆sram...
小弟由此推得...後面是LDO當接OP正端回授後的產物了....哎呀呀~~~

. B1 e7 w4 A+ `1 v# O) \$ Q% [[ 本帖最後由 squallscer 於 2008-5-22 09:42 AM 編輯 ]

st80069

咦?
話說剛剛才發現，小弟忘了把同學的帳號登出而po文......
(昏頭)
抱歉抱歉....
finster大大說的....是指沒有MD和MC時的設計嗎??
' ]# L6 F4 J9 V  B2 D恩...那應該是我的寬長比設計的問題了...
* [  @9 y! x4 u* i# h我重新再重推做一次...

[ 本帖最後由 st80069 於 2008-5-22 09:51 AM 編輯 ]

jerryyao

原帖由 hiyato 於 2008-5-20 08:35 PM 發表
有看到香港大學Philip K. T. Mok教授的paper裡面有出現過，
附上他的paper讓大家研究看看。
2 N, o4 g) X6 ?& H**** 本內容被作者隱藏 *****

regulator領域是我的下一階段要做的目標，看別人推薦的paper比自己是找有效多了。
要錢以後再說。

[ 本帖最後由 jerryyao 於 2008-5-22 01:26 PM 編輯 ]

finster

原帖由 st80069 於 2008-5-22 09:46 AM 發表
' T7 {2 ^! _' m$ b# l咦?
話說剛剛才發現，小弟忘了把同學的帳號登出而po文......
0 N$ l& I/ T' ~, _- y( N(昏頭)
抱歉抱歉....
finster大大說的....是指沒有MD和MC時的設計嗎??
9 R1 r; e8 R$ L6 v恩...那應該是我的寬長比設計的問題了...
我重新再重推做一次...

2 u4 p* @; k9 z

不了解你指的MD和MC的縮寫意思
4 ^& E6 a4 O; u0 K0 U9 f0 Q1 F我個人在設計fold-cascode時,其實會先設計bias電路,因為bias電路會間接(有時候是直接)決定fold-cascode的performance
因為,我以前曾遇過當我發覺到我的OP的gain己經調不上去時,我以為己經到極限了,後來在檢查我op電路各點電壓時,才驚覺原來是因為我的bias電路而限制住我op的gain,難怪我的op的gain一直上不去
% I8 Y1 r4 m6 S1 Y8 o自此之後,我才學到原來bias電路對op而言,也是一個很重要的設計重點,而這個bias電路,卻是很少人有花心思去看的

st80069

喔喔~~漏了感謝kgbriver的建議，因為這是專題上面的指定....
小弟才疏，怕亂修改會影響後面的設計，所以只敢乖乖仿學。
很謝謝kgbriver的寶貴意見~~~
8 u: d; n( A9 E4 w, H, k, @8 ]# u. w9 `看finster大大的解說，
, D( A: ?+ p; Q; X  @" ~+ }2 U/ r發現OP的學問，還真是多....
唉...小弟新生入門，很多問題，還請各位大大們不要見怪~~~很謝謝大家~~
; s3 B- B2 e# _8 V0 n9 A
4 y0 i. c. e* ~( G! k從上面感覺起來，finster大大是先給定電壓囉，然後如果沒達到飽和，就只調W/L比?
8 n& f0 V. |4 e) Q
恩.....原來如此...
今天發現了一個問題.....小弟的功率真是省到了一個極點....
電流總共才20u....致使M6，M7的gm小的可怕，增益因而不能提升....
也就是說，如果能維持電流情況下調升W降L把gm7上升10倍，就能達到60dB了，YA~~
8 h9 B7 Q% x$ O+ b! b6 l結果失敗....
真是牽一髮而動全身....一調就全部變樣....SAT，LINEAR都要重新....
+ j) L7 X( e/ Y( ~# M, T大大們的精粹，小弟一時還真是難以上手....真是對不住啊....(慚愧)

finster

原帖由 st80069 於 2008-5-22 10:50 PM 發表
, h7 f" @8 i, R0 i5 E* {. t喔喔~~漏了感謝kgbriver的建議，因為這是專題上面的指定....
3 K7 H3 b! u, K3 M5 p7 _0 _/ X: T小弟才疏，怕亂修改會影響後面的設計，所以只敢乖乖仿學。
很謝謝kgbriver的寶貴意見~~~
9 |+ l& E/ i) `# e" o& ?: F看finster大大的解說，
! V9 g6 [- \' s9 I% Y6 b, j4 N發現OP的學問，還真是多....
唉...小 ...

! B6 Y, o3 H# @% n
我想,你有點誤會我的意思了
在設計op時,尤其是folded-cascode op,我建議一定要把bias circuit加入一起作模擬,若是直接給一個定電壓作bias雖然也是可以,但遠遠及不上實際的bias circuit來得好,而且bias circuit所產生出來的電壓未必真的是定電壓,它也會隨著製程,電壓和溫度而有所變化,所以folded-cascode op我個人是強烈建議要加入bias circuit一起作模擬
而我前面所言,有時候bias circuit也會是限制住op的gain和phase margin的一個因素之一,因為bias circuit若設計不好,也會影響op

st80069

原帖由 finster 於 2008-5-21 02:03 PM 發表
+ ?7 b! m0 E- v如果你是用wide range的fold-cascode OP,我覺得op的gain應會超過40db,一般我設計的fold-cascode op大概都可以到達60db以上(在ss corner)
而且,照公式推導來看,output阻抗是從輸出往上和往下看,現在你的p-load drivi ...

嗯...3天來測試發現...結果，如果只有一級，那電流鏡那端的電流就必須極小，彌補不夠的電阻，不過...卻也為了彌補...結果導致gm7的值極小而必須加大w，或者固定小電流，gm7ro7(ro9||ro2)同時放大寬長....
哀....然後面積就變得超大超大....