請教有關調folding_cascode 放大器的訣竅

st80069

% v! f1 R- v2 b  R上面是在下正在做的差動放大器，正遇到瓶頸中...冏
- n$ e; S9 L. O在下初入門，設計跟理論之間有極大的差距.....
在下私心的設計方法，讓M1的電流愈大，則GM愈大，M4，M5的電流愈小，則ro愈大，
+ o+ M9 B' v6 Q: e& k4 s所以努力調整小Vb1讓|VGS1|的值愈大，調小Vb2讓I5愈小，
等到M1到了飽和與triode的極限的時候，再調小vb3至適當值
' M9 J& E( p5 ?7 a' }
$ M# X3 C' S4 P增益是有如在下所預測的上升，不過....頂多卻也才達Vout/vd = 120....
但我的差動放大器想要作為運算放大器用，甚至要運用在regulator上，增益必然要K以上的單位吧(莫名的肯定)，
) U; y, O7 j( n1 A4 o在下使用的是65nm的製程，所以VDD是1.2V，
而我VCM的值則是固定在0.6V，
# ~8 C6 V! h' x( D. {( |看別人範例的OP，也都是把VCM固定在VDD的一半，所以在下也有樣學樣，但卻也不知道原因，
0 [: F+ o. `4 ~" W6 `2 k: H3 U
$ B9 _# w% b: A& i所以有幾個問題跟訣竅想請教各位大大，
. g, \4 A$ S) K3 f6 Y$ \% y1.VCM的值真的需要固定在VDD的一半嗎??

2.folding cascode的OP，大大的步驟都是什麼?先調整Vb3，在碰Vb1，再調Vb2?然後再考慮是否調寬長比?

1 ?2 d# v& b/ C5 W+ g0 ]7 B3.寬長比初始都是先怎麼設的?例如我就會先設所有MOS的L都一樣，之後只調W不碰L....

  M9 z% a/ _& S$ T+ ?大大可以跳脫出我的問題自立一格的回答喔~~因為可能我的問題在大大們面前是等同大學生看小學題目一樣...
+ e) O2 H- z3 B0 \希望各位有經驗的大大不吝指教(跪拜)~~

hiyato

有看到香港大學Philip K. T. Mok教授的paper裡面有出現過，
附上他的paper讓大家研究看看。

遊客，如果您要查看本帖隱藏內容請回復

st80069

PO上小弟的hspice好了
***********folding*************
0 K: o1 }* J: p* w.prot
.lib 'xxxxx.lib' TT
1 r9 M/ `9 @/ @8 ~- {% i, i6 t9 f.unprot
.globle VDD
.param Lp=0.5um Wp1=5um Wn2=1.2um Wn3=1.2um Wp4=2um Wp=8um
. J. R1 m: o9 I6 q***********description****************
& M. c6 R( L: `1 q*****************
& O4 I, j+ Y. xVDD vdd gnd! 1.2V
* V6 u5 i; r3 w6 Y( I- S. F
* v/ f' s. V7 V  A9 x2 \; m' d, AVB1 vb1 gnd! 0.74v
& `& ?7 M8 ^& e6 n" xVB2 vb2 gnd! 0.4v
VB3 vb3 gnd! 0.38v

VCM vcm gnd! dc 0.6v
$ K; }- |2 F( kVD vd gnd! DC 0v AC 1v sin(0 0.5 10k)
*VC vc gnd! DC 0V
EIN+ in+ vcm vd gnd! 0.5
* E5 d6 W5 V. F! R% D- j' hEIN- in- vcm vd gnd! -0.5
*****************

- D7 |0 t# \: s  X. x) U7 I9 mM1 n1 vb1 vdd vdd xxxx L=Lp W=Wp
M2 n3 in+ n1 n1 xxxx L=Lp W=Wp1
- C& w6 s& y8 o7 l, X, pM3 n2 in- n1 n1 xxxx L=Lp W=Wp1
M4 n4 n4 vdd vdd xxxx L=Lp W=Wp4
+ m% @5 c# h6 v. M8 {M5 nout n4 vdd vdd xxxx L=Lp W=Wp4
M6 n4 vb2 n2 gnd! xxxx L=Lp W=Wn3
M7 nout vb2 n3 gnd! xxxx L=Lp W=Wn3
( Z2 K% C8 o% C8 L4 [& [M8 n2 vb3 gnd! gnd! xxxx L=Lp W=Wn2
# H. b/ G- |3 Q. L2 O& Z/ LM9 n3 vb3 gnd! gnd! xxxx L=Lp W=Wn2

***********analysis*************
************output**************
$ {8 e1 S) p2 I8 a) O) c.op
) z2 x8 k( W9 H' @$ J/ y+ p  [* m.option post
.tf v(nout) vd
- ]1 ^' p$ u. E.end
& |* T, L0 ?2 l( j
) u1 w4 N1 y' L      v(nout)/vd                               = -115.0583
      input resistance at             vd       =  1.000e+20
3 t/ Y* l$ J3 e, P$ j      output resistance at v(nout)             =    1.0725x
8 {5 e0 ~/ ^9 |% P% B9 o+ N' S/ Q1 T增益只有115.... 要怎麼才能升到1k以上勒??
$ M& ?+ `" C) `: v* `+ ~: M+ o
[ 本帖最後由 st80069 於 2008-5-18 02:02 PM 編輯 ]

vince

one stage op with gain 40dB
" o3 \; b/ h- }+ k; ]- ]- F差不多極限了

st80069

原來如此...原來是到極限了...
因為小弟的解釋跟說明，造成指導老師誤判成後面的部分屬於LDO，
結果反而調不出我要的值，
7 q0 l0 ^3 \) [& t, P小弟也跟同學討論了許久，以為會不會那張圖就是整顆OP，所以也開始試著從two-stage的方向下手
9 C6 P8 Q( q6 |2 z  N( O
( W- O5 ~- l( {% v
多虧有vince大大的肯定，小弟才敢放手去做
% Q: x, S9 A% X; F8 G4 X; w
) c( w0 v& H8 N9 x" Z! @9 f9 h不過，現在卻又遇到個難題，
電壓值該怎麼調，或者W/L該怎麼分配，
才能讓Mdrive的部份便成SATURATION??
4 u& q  B' k  ^' U% x: E! o6 Y$ ?調了整整一個下午，linear就是linear，說不變就是不變....
M5的VDS怎麼壓就是壓不下來~~~在煩請大大指教囉~~謝謝~~

mbission

MDRIVE的VGS電壓會depend on負載所需的電流(如果負回授成立的話)
% l# b  ^% R/ c) i0 v/ _看起來你是MDRIVE的SIZE(W/L)不夠大,導致你要驅動負載時,GATE電壓會一直往下拉
$ z5 g; g* I$ _1 f% \# \你可以調看看

vince

能不能說明一下regulator的load是什麼?
因為看起來是IC內部的power
4 ^$ a& |$ Q3 D: q+ W7 H! n  `% S需要多少電流?
$ h* \- i/ U" Q! N6 Wregulator 的load regulation spec是多少?
第一級OP bias電流多少?
這樣比較好提供意見　

kevin

thank you for sharing this material

st80069

謝謝mbission 大大，所以調W/L就可以改變VTH?原來vth會這樣改變的...嗯嗯，我明天去實驗室試看看。
7 }. _7 D' s# e8 K, s3 D謝謝hiyato大大提供的PAPER......
& F1 e6 y3 ~/ s回vince大大，
3 K* P; a1 x+ d9 M2 G. u/ nload預計是SRAM ARRAY，是作為SRAM的供應電壓用。
7 u$ f, Z! P! b1 T; Z! r7 l# k5 i剩下的...恩，也不太清楚，似乎是自己設計....
7 d- D# r. _- _8 K所以...就想說先以增益為目標....
+ V4 C" S9 S) z+ O
[ 本帖最後由 st80069 於 2008-5-21 12:50 AM 編輯 ]

mdtjason

有資料可以參考嗎?
3 O' j4 |# d. k5 T感謝大大們的分享~~~~~~~~~~~~~~`

賴永諭

output應該可以往上再疊一級PMOS load,gain 會不只40dB吧 !!
當然會犧牲headroom

finster

如果你是用wide range的fold-cascode OP,我覺得op的gain應會超過40db,一般我設計的fold-cascode op大概都可以到達60db以上(在ss corner)
( v# [5 U9 x  X, r6 e, O# P而且,照公式推導來看,output阻抗是從輸出往上和往下看,現在你的p-load driving只有一級,而n-load driving卻有兩級,這個樣子會變成往上的阻值比往下的阻值小很多(除非你在size部份己經留意到了,而且己經調到最佳化的情況)
不然,gain值應該會被限制住,而且是被p-load driving給限制住,如此一來,不管怎麼調,應該都會被限制住

vince

1. finster說的是對的  可是以你的應用不應該再把PMOS cascode來增加gain
  S2 Z0 j- p1 h: y. ^. a0 E  k- i$ @   原因是kbgriver所說的  
2. 以你的應用來說 你不清楚load current 是多大 甚至你的load current
, ?* p: I$ q) V) }) G" a   是會一直變的 當你的load current 太小的時候 cascode 的pmos應該會跑進linear region
   做了也是白做
4 c0 \: ]  Q/ A  q; K3. gain大有他的好處  可是over design只是增加自己的困擾
   所以你應該是要去算一下你到底需要多少gain
0 V) K* A+ i, Z6 f3 d' v  M* K4. 如果你是學生  而這個不是你論文的主要部分
0 x, r# S0 J" m% S8 Y' A) n  Y   那我會建議你用更簡單的架構
- h% ?. a) {! P/ v/ _3 b- [$ z   甚至把frequency compensation 改成用外掛大電容的dominate pole compensation
: {7 X" L. V4 L7 B4 R* ?" D   除非你的很清楚你的load是什麼  你的頻寬是多少 不然你目前的compensation是有危險的
5 w0 O5 w. q+ Y5. 你的VCM就是你的Vref 不是1/2 vdd
6. W/L 不是三言兩語可以說完的  不過  少用最小L就不會太離譜了
: L+ v4 ?/ g' O9 |7. 指導老師誤判  =>  你有找對老師嗎?? 找沒經驗的老師做類比電路  請保重
: U7 e; L- u8 H. t# P% k8. 今天話有點多  不好意思

squallscer

XDD
9 W8 e! k" D3 u# A不會拉，vince大大見解非常的寶貴唷！
更謝謝finster大為我提供的建議，
, m1 S: q8 e: p1 n  z) W看到各位大大為我解答，讓我求助無門的情況下感動非常了
恩，我現在就試試各位大大的方法，跟建議，
5 k6 u5 g2 _; U" e8 d* w我試完後的結果再跟各位大大報告！
/ u% s1 j" o+ Z. B1 M謝謝大大們的不吝指教....
(話說....我的專題老師....可是很強的老師....與其說造成他的誤判，還不如說他因為趕時間，而我的意見又很多，他反而覺得都有可能，只是他傾向試上面的方法...對老師真是萬分抱歉啊)
' f& f. r3 s+ J- r
5 R- A# j$ N: ~. m. I, h- R: |' n2 a" A恩恩~~~對喔~~~Md處的地方，看RAZAVI後，就TWO-STAGE來說，應該再底下再接一個NMOS，給他負載，並且提供電流...
而我這部分如果以TWO STAGE的觀點來看...好像根本不會有直流偏壓的樣子....
' g! t7 P% q. R5 M除非如vince大大說的知道LOAD的大小跟電流經過...而小弟LOAD處，是顆sram...
, Z) k" y1 q1 j小弟由此推得...後面是LDO當接OP正端回授後的產物了....哎呀呀~~~
2 [- _' L( b. S1 W. x
' @& }+ t1 F) B7 i5 ~! P7 s* y$ m! h$ l6 x[ 本帖最後由 squallscer 於 2008-5-22 09:42 AM 編輯 ]

st80069

咦?
3 C, r! x5 w1 p  G( @1 k' b( [' t話說剛剛才發現，小弟忘了把同學的帳號登出而po文......
(昏頭)
; b1 K/ e' q6 ~/ {  L/ C抱歉抱歉....
finster大大說的....是指沒有MD和MC時的設計嗎??
恩...那應該是我的寬長比設計的問題了...
$ r* ^( P1 o: X/ {/ x我重新再重推做一次...

! R4 P& G( [0 ]2 ?[ 本帖最後由 st80069 於 2008-5-22 09:51 AM 編輯 ]

jerryyao

原帖由 hiyato 於 2008-5-20 08:35 PM 發表
3 E; f& d6 |! e  K) x有看到香港大學Philip K. T. Mok教授的paper裡面有出現過，
. O* _" }2 C9 ^; ~附上他的paper讓大家研究看看。
) K( F2 [+ U  [. U( p**** 本內容被作者隱藏 *****

0 s* e$ `$ M% Hregulator領域是我的下一階段要做的目標，看別人推薦的paper比自己是找有效多了。
要錢以後再說。
) C4 D7 `' b( ~* j/ l
- P0 y2 o; [; e( q3 Y2 o3 c% G* D[ 本帖最後由 jerryyao 於 2008-5-22 01:26 PM 編輯 ]

finster

原帖由 st80069 於 2008-5-22 09:46 AM 發表
咦?
話說剛剛才發現，小弟忘了把同學的帳號登出而po文......
(昏頭)
抱歉抱歉....
, v3 l( P2 \  @( n4 Hfinster大大說的....是指沒有MD和MC時的設計嗎??
# X2 U. X$ `1 `# G, z: x* }, ~恩...那應該是我的寬長比設計的問題了...
! k; g# Q+ d& k! ]6 }+ H我重新再重推做一次...

# A4 m; W7 E9 N$ U; f
! ?+ w6 n3 @9 M$ I+ n$ U& k+ t: o+ A

; N  j; C5 T% V  b/ s* C不了解你指的MD和MC的縮寫意思
3 e& e/ Q; L9 n* q( p8 r! Y我個人在設計fold-cascode時,其實會先設計bias電路,因為bias電路會間接(有時候是直接)決定fold-cascode的performance
因為,我以前曾遇過當我發覺到我的OP的gain己經調不上去時,我以為己經到極限了,後來在檢查我op電路各點電壓時,才驚覺原來是因為我的bias電路而限制住我op的gain,難怪我的op的gain一直上不去
& f6 I4 }% w- J1 g自此之後,我才學到原來bias電路對op而言,也是一個很重要的設計重點,而這個bias電路,卻是很少人有花心思去看的

st80069

喔喔~~漏了感謝kgbriver的建議，因為這是專題上面的指定....
4 W2 |9 ~! G* P9 d* M* b; q/ ?小弟才疏，怕亂修改會影響後面的設計，所以只敢乖乖仿學。
很謝謝kgbriver的寶貴意見~~~
看finster大大的解說，
4 P- m$ X: ^$ e發現OP的學問，還真是多....
( [& H! r6 c" D, V6 V4 U! K; V唉...小弟新生入門，很多問題，還請各位大大們不要見怪~~~很謝謝大家~~

從上面感覺起來，finster大大是先給定電壓囉，然後如果沒達到飽和，就只調W/L比?
5 G3 ~# a; i: ~  n- c
恩.....原來如此...
今天發現了一個問題.....小弟的功率真是省到了一個極點....
電流總共才20u....致使M6，M7的gm小的可怕，增益因而不能提升....
2 w$ x8 F9 H1 c, Q也就是說，如果能維持電流情況下調升W降L把gm7上升10倍，就能達到60dB了，YA~~
2 F% |+ |9 L/ h* M; V! v- _' [" L結果失敗....
( n& q( ~4 x9 w真是牽一髮而動全身....一調就全部變樣....SAT，LINEAR都要重新....
大大們的精粹，小弟一時還真是難以上手....真是對不住啊....(慚愧)

finster

原帖由 st80069 於 2008-5-22 10:50 PM 發表
/ ~6 n  G. J( V3 h; [& _# b' F喔喔~~漏了感謝kgbriver的建議，因為這是專題上面的指定....
小弟才疏，怕亂修改會影響後面的設計，所以只敢乖乖仿學。
& E5 ?) X% p2 r) N3 h很謝謝kgbriver的寶貴意見~~~
( w" B4 I' s; H9 m. f1 m& s: b看finster大大的解說，
發現OP的學問，還真是多....
5 f0 L" e: m* s6 U0 i" `4 l/ t唉...小 ...

! i- T: Z9 B: }& ?- Y: z  X; c
3 R! ^; q% }/ }3 T! z我想,你有點誤會我的意思了
在設計op時,尤其是folded-cascode op,我建議一定要把bias circuit加入一起作模擬,若是直接給一個定電壓作bias雖然也是可以,但遠遠及不上實際的bias circuit來得好,而且bias circuit所產生出來的電壓未必真的是定電壓,它也會隨著製程,電壓和溫度而有所變化,所以folded-cascode op我個人是強烈建議要加入bias circuit一起作模擬
而我前面所言,有時候bias circuit也會是限制住op的gain和phase margin的一個因素之一,因為bias circuit若設計不好,也會影響op

st80069

原帖由 finster 於 2008-5-21 02:03 PM 發表
. x0 B  Y+ k2 q如果你是用wide range的fold-cascode OP,我覺得op的gain應會超過40db,一般我設計的fold-cascode op大概都可以到達60db以上(在ss corner)
而且,照公式推導來看,output阻抗是從輸出往上和往下看,現在你的p-load drivi ...

3 O; M& F4 o* D! s& G; e4 g
% m7 u1 G6 D. n- X* v: `嗯...3天來測試發現...結果，如果只有一級，那電流鏡那端的電流就必須極小，彌補不夠的電阻，不過...卻也為了彌補...結果導致gm7的值極小而必須加大w，或者固定小電流，gm7ro7(ro9||ro2)同時放大寬長....
哀....然後面積就變得超大超大....