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ISE初階課程
; ?: ^9 ]" b2 M7 B* E( }Contents: 4 k1 a$ H. _3 [3 h# {3 [% `
ISE design flow, 3 K4 ^% Y- n+ `# h
design constrain, & N* P/ m5 O, Y
RTL / schematic design, + ]9 B0 q1 l/ ]
FSM design and optimization,
# L! S" p- k2 `* S @; }/ Q! f8 Hpin assignment. L, F& v% V: M7 O* l2 [3 f; G& o
9 k. W# e" ~8 x/ b- k: q* { [/ d" F
ISE入門介紹,由RTL code 或schematic開始一個新的ISE project,了解目前最新版本ISE 4 Q6 [- h, u6 d* |/ f
10.1的新功能,協助掌握ISE流程每個步驟是作什麼,並了解相關細節,指定FPGA腳位,到最後7 a" b$ \1 ^ ?! U2 s% p6 X, O% w# b* Y
實際在FPGA硬體驗證。透過ISE圖形介面操作設計有限狀態機(FSM, finite state machine)
' Y( J1 `( n$ {" z4 |, Q,設定ISE運算處理策略等。
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+ s( p9 L" ^4 G& \ISE進階課程, @5 K0 x: Y" ?: Y- ^, t
Contents:
1 L, \1 t3 G6 Qtiming constrain and reports, 7 G5 `9 K. v, M% d5 G& d
FPGA editor,
* P6 W+ O U- Z" i2 mNGC / EDIF project/ p3 u/ t" g+ f) S& d
4 Y1 J6 J h6 x1 ^ISE進階介紹,了解timing constrain設定及如何讀取相關report得到必要
5 s5 X( Z8 x1 x! P( v& n" |4 |; H的訊息,讓我們可以增進設計的可靠度及效能。介紹ISE內FPGA editor軟體。3 K. U3 b; M' e4 j
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預計八月底台北開課(交通捷運便捷)
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; k! R3 W& S M: g若有意願報名者2 y# \: ^" e" s( I; {" T
, [; n) a4 H+ R可來信洽詢~
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