PLL loop fitler 什么不用大电阻，减小电容的值

macrohan

有个问题没想明白，PLL loop fitler 什么不用大电阻从而降低电容的值，除了电阻噪声的考虑之外，
  u. s- z" K  T3 Z, l还有其他什么原因？

finster

你當然可以用較大的電阻再搭配上較小的電容
只不過,Vc的變化會比較大,容易使VCO的頻率變化幅度增大
7 T4 R3 Z# x  a$ R6 [1 X- Q: Y如此一來,即使PLL已經鎖住頻率了,也會因為Vc有較大的變動而產生較大的jitter
9 I$ S2 p4 V+ C+ H5 R9 J故而,一般來說,電容值絕大部份是愈大愈好
* f1 W# ?* t- K. U. t0 h+ m但,考量到面積因素,我個人絕大部份都是設在80pF ~ 120pF左右

fcchang

謝謝樓上的分享觀念…獲益不少說…
這點是自己沒有想到的………

semico_ljj

"也會因為Vc有較大的變動而產生較大的jitter",说得好！确实没考虑到，才开始入门

賴永諭

R 大從系統角度上來看,可以得到較好的穩定度,但以會造成相當大的 IR drop,可能會造成VCO操作在nonlinear tunning range
% j# o0 M5 q4 \  Y. M甚至變為正回授導致系統不穩定....
) F. h' H5 ]* X% q, S- f若想降低電容值可以考慮使用Multi-path charge pump filter的方式..試試看..
# {5 |$ Y* C0 S5 Sthanks!!!

hujiaomianhao

我感觉也是抖动较大的原因吧。。。。。。。。。。。。。。。。。。。。。。。。。。