關於FPGA Rount SSTL I/O and DDR問題

小朱仔

各位先進前輩
小的最近要將設計好的DDR Controller
1 }* l' S, s. p3 C, d放於Xilinx V5 FPGA內做P&R
選用SSTL2 I/O,但是合成完後
2 v, h  a7 i" q( U/ q4 A; Y- }8 G4 j電路都不會動
+ u& T+ F: }/ A; P& o不知道FPGA對DDR的連接上
7 P8 r5 y: g  f" e1 h. u0 V小弟有什麼沒注意到的
造成電路不動作
" {: H% t: d5 h# o! m. |, ?另外,不知大大們知不知道DDR的動作原理
可否解說一下
感激不盡~~

tommywgt

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