關於FPGA Rount SSTL I/O and DDR問題

小朱仔

各位先進前輩
, D2 y5 r- U; y* n$ J' ~* `, X小的最近要將設計好的DDR Controller
放於Xilinx V5 FPGA內做P&R
選用SSTL2 I/O,但是合成完後
電路都不會動
不知道FPGA對DDR的連接上
小弟有什麼沒注意到的
造成電路不動作
( p. R5 d& A" h7 |另外,不知大大們知不知道DDR的動作原理
可否解說一下
/ Y) l: h/ k! Z1 C. O! o感激不盡~~