很怪的layout的錯誤！

jine608

最近小弟在玩layout（自己亂玩）！
不過，在virtuoso編排！
: F% {+ i9 }) u+ E. U但是，在驗證方面出了問題！
所有pin腳和接線全部都驗證ok！
( I4 S3 k9 f/ O$ p( \3 q但是，只有一個錯誤！
就是無法打gnd這個pin腳！
8 @7 ], a# w, S9 o; G只要打上去，在LVS方面就是無法驗證，
$ s, D2 ]# G* k以下是我所看到的錯誤！
請各位前輩給小弟新手我一個答案！
是否可以寄信給我！感激不盡！
- p+ f0 O$ V9 d" a% N( w6 \小弟的信箱====>jine608@yahoo.com.tw

LVS方面所出現的錯誤！
5 z" {" e7 i) KERROR:check aborted due to pwr/gnd problem; see report file : VCO_test.lvs.report
8 c& q( r0 |+ ^* G$ QERROR:check aborted due to STAMP discrepancies ; see report file:    VCO_test.lvs.report
3 d, [4 @$ J" a4 q***Galibre finished with Exit code

, G  R* v6 d4 \( S- @; q4 w) ?以下是VCO_test.lvs.report
) P, _6 L' k# Z$ E) UExtraction Errors and Warnings for cell "VCO_test.calibre.gds"
: ^- }  I3 e& `+ |9 M% e/ E8 ^& G---------------------------------------------------------------
* G9 ?; i! A! a
WARNING:  Direct connection between different ports:
* S1 S  F, g5 {4 y- ?& F% P          Port names:  gnd  gnd  
8 f8 Z) v: r7 n. A* P" y2 `$ c5 W" W, `WARNING:  Direct connection between different ports:
          Port names:  Vplus  Vplus  
WARNING:  Direct connection between different ports:
          Port names:  Vminus  Vminus  
& G2 F3 A; S" `9 ^; G7 P; H, m* rWARNING:  Direct connection between different ports:
6 j# Q) y' R6 s3 g( D- r  _9 A          Port names:  vdd  vdd  
  e# d% ^% w% d8 w/ ?9 t! a% ~' eWARNING:  Direct connection between different ports:
          Port names:  Vctl  Vctl  
( N' U# _8 {+ R
" }. r& D+ [1 R' O$ X

) Y( T7 J/ }- `& n4 SConflicting connections STAMPing layer sub:2 by layer psub.
1 q0 u4 n3 g# \* q: v   Location: (-247.595,2.410)
   Nets:     733 gnd

wlyi0928

能否請問一下...您看起來是在學校使用CIC提供的佈局及驗證軟體,不知道是這樣子嗎?
又,請問您是用哪種製程呢?

" f0 M, C. A; {% @' H看您貼在這裡的report,感覺上Calibre LVS並沒有跑完,
因為這兩行:"ERROR:check aborted due to pwr/gnd problem; see report file : VCO_test.lvs.report
0 i& z8 o3 g* M( I2 C                 ERROR:check aborted due to STAMP discrepancies ; see report file:    VCO_test.lvs.report"
+ E9 a  J. e( Z都顯示了check abort的訊息.
- Q" \, @; ~0 U5 D: C+ J1 y另外,在extraction errors and warnings 也看到與gnd相關的錯誤訊息,
老實說,我大概有往一些錯誤方向做猜測,只是可能需要更多資訊才能找出到底問題出在哪裡.
若您是使用CIC提供的TSMC 0.35um, 2P4M Polycide製程,
且若是您方便的話,是否能請您把該電路的gds file,用來驗證的Calibre LVS command file,和電路的netlist file寄給我,
那麼我或許能夠幫你轉gds file進來看看問題在哪裡, 再給您回報, 不知您覺得如何?
( ~8 R, @5 Q9 \* E3 X+ t4 n( S
若您使用的並不是以上我所提到的由CIC提供的製程,
那...我再想想辦法,看如何能提供你關於此問題的解答.

1 @/ d$ {; E6 r- a嗯...我不知道在這裡留下我自己的email address是否會違反版規,
- c; a; ~6 K5 q; I所以我暫且不留,若您覺得我以上的提議可以接受的話,
請您再留言告訴我,或許我再看用什麼方法私下給您我的email address.
/ a; I* u6 v2 v# E: }7 ^希望能對您有幫助.
' H& e7 y' G" I
( ^5 U8 T; k3 c+ `, `' Wp.s. By the way, 我現在是學生,之前曾在業界服務過約兩年,因此在Layout及Layout Verification方面的能力雖然不是頂尖,
但至少目前我在學校實驗室裡還沒有遇到我不能解決的問題.
0 L- G! k" i# z; f4 c" E! s另外,我想您也不用擔心您的電路資訊會被洩露出去,我只是純粹想看看有什麼地方可以幫忙您的而已.
當然,若您的問題已經獲得解決,那樣當然是最好的了.
祝您順利!!

cjchao

Looks like you have different ground pins and then they are shortened together via p-substrate.
You could separate these p-substrate with usage of PSUB2 layer.

lli3793

我碰倒過，就是說短路了
你的 gnd 和別的 port 短路了，才會有這種現象