很怪的layout的錯誤！

jine608

最近小弟在玩layout（自己亂玩）！
不過，在virtuoso編排！
" u1 s6 f8 U' V8 i3 a9 ]7 {, y9 J但是，在驗證方面出了問題！
所有pin腳和接線全部都驗證ok！
但是，只有一個錯誤！
就是無法打gnd這個pin腳！
4 c" {# N( V% x. y0 `只要打上去，在LVS方面就是無法驗證，
7 v9 H& j9 ?8 x" i: _以下是我所看到的錯誤！
請各位前輩給小弟新手我一個答案！
9 J2 D8 F1 M/ ]6 x) I1 v是否可以寄信給我！感激不盡！
& i. |, I5 v3 c5 Z* \小弟的信箱====>jine608@yahoo.com.tw
, t6 t2 y9 A1 u1 y/ Z0 |  o2 g
5 O% U  s, a: r: _. J1 y2 R) DLVS方面所出現的錯誤！
& H0 H# h* P# _$ Z; EERROR:check aborted due to pwr/gnd problem; see report file : VCO_test.lvs.report
. B' L0 z. x( s' J( y) F' ~ERROR:check aborted due to STAMP discrepancies ; see report file:    VCO_test.lvs.report
***Galibre finished with Exit code

以下是VCO_test.lvs.report
Extraction Errors and Warnings for cell "VCO_test.calibre.gds"
5 C0 }1 W0 b1 ~* E  E* m, y& n---------------------------------------------------------------
0 S. i( p7 |2 v5 {5 F9 u  a4 x8 W
WARNING:  Direct connection between different ports:
          Port names:  gnd  gnd  
WARNING:  Direct connection between different ports:
          Port names:  Vplus  Vplus  
/ ?. W! t4 p1 yWARNING:  Direct connection between different ports:
          Port names:  Vminus  Vminus  
" Z$ `/ f0 h8 M# G- ^7 YWARNING:  Direct connection between different ports:
          Port names:  vdd  vdd  
WARNING:  Direct connection between different ports:
  a: z% m: ]* L  C6 ]          Port names:  Vctl  Vctl  


3 u2 n! I8 i( i% B
. z% t( p- s* Y7 IConflicting connections STAMPing layer sub:2 by layer psub.
   Location: (-247.595,2.410)
   Nets:     733 gnd

wlyi0928

能否請問一下...您看起來是在學校使用CIC提供的佈局及驗證軟體,不知道是這樣子嗎?
$ T" `/ R& J6 F/ G6 ^又,請問您是用哪種製程呢?

看您貼在這裡的report,感覺上Calibre LVS並沒有跑完,
9 ^: ]) n1 {: l( |" l+ h+ e; L因為這兩行:"ERROR:check aborted due to pwr/gnd problem; see report file : VCO_test.lvs.report
                 ERROR:check aborted due to STAMP discrepancies ; see report file:    VCO_test.lvs.report"
都顯示了check abort的訊息.
# {. b$ w$ Z5 r; q' h另外,在extraction errors and warnings 也看到與gnd相關的錯誤訊息,
8 P; D, B; M; E& `1 B6 r老實說,我大概有往一些錯誤方向做猜測,只是可能需要更多資訊才能找出到底問題出在哪裡.
% S. \0 U* Q% }/ g# s若您是使用CIC提供的TSMC 0.35um, 2P4M Polycide製程,
且若是您方便的話,是否能請您把該電路的gds file,用來驗證的Calibre LVS command file,和電路的netlist file寄給我,
那麼我或許能夠幫你轉gds file進來看看問題在哪裡, 再給您回報, 不知您覺得如何?

若您使用的並不是以上我所提到的由CIC提供的製程,
6 i) s/ k% g" O# [* F0 ^那...我再想想辦法,看如何能提供你關於此問題的解答.

嗯...我不知道在這裡留下我自己的email address是否會違反版規,
, m% N4 t3 t+ U% D" i& ?( p6 d所以我暫且不留,若您覺得我以上的提議可以接受的話,
請您再留言告訴我,或許我再看用什麼方法私下給您我的email address.
/ ?2 }5 N) D6 b* O# D希望能對您有幫助.
" z3 G( G4 n; t+ Q' C! c  T
5 Z) H2 p: u) L$ t2 B6 x9 f# C$ I2 Up.s. By the way, 我現在是學生,之前曾在業界服務過約兩年,因此在Layout及Layout Verification方面的能力雖然不是頂尖,
7 R& s5 q5 z4 d2 a6 S" N6 U但至少目前我在學校實驗室裡還沒有遇到我不能解決的問題.
0 P: s2 s) v5 Y# ?) c0 ]另外,我想您也不用擔心您的電路資訊會被洩露出去,我只是純粹想看看有什麼地方可以幫忙您的而已.
當然,若您的問題已經獲得解決,那樣當然是最好的了.
祝您順利!!

cjchao

Looks like you have different ground pins and then they are shortened together via p-substrate.
You could separate these p-substrate with usage of PSUB2 layer.

lli3793

我碰倒過，就是說短路了
你的 gnd 和別的 port 短路了，才會有這種現象