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隨著製程的快速推進及積體電路(IC)設計, b' r% c/ x7 ^; L2 h
複雜度之大幅增加,系統晶片(SoC)及矽智財: |! h j! [1 B t* e S$ g
(IP)已成為IC 設計領域逐漸流行之趨勢。從
- j' S, e6 s' ]0 N/ t3 w/ n; Y" M傳統IC 設計邁向前瞻性之SoC/IP 設計之際,設
& w5 V2 z ]3 g1 W7 C計者會面臨設計複雜度增加,而導致驗證時所需
$ x4 u% F0 n" i' e, h# L$ W' _: p給定的測試輸入數目增加、模擬時間加長、以及; D3 h% y# N) V! b+ |
整合不易等諸多挑戰。因此,如何建立一個百萬5 O! r' `& u% c: Z: ~* D
邏輯閘以上之SoC/IP 快速雛型驗證平台,以期
+ m5 o/ Y% i2 M6 y/ b: ~能夠有效的加速產品開發週期,同時降低成本、0 ]- \, m7 A+ ^0 _' {- |1 y0 Q3 D
風險與增加產品開發第一次就成功的機會,實為$ _# j1 _; X* B) a! i7 n1 W; B
刻不容緩之事。
7 ^1 X6 q. g& R' |9 R同時,為降低成本與趕上產品市場的週期,: f2 O+ t# s0 N
許多晶片製造業者轉向求助於具有已驗證過的
3 Z1 ]5 R- R4 `& ]0 a5 C" oHard IP 及Soft IP 的IP Provider,因為相較之下,! G2 I7 `) N8 x6 j3 q! H0 q1 ~8 B9 ]
Hard IP 與Soft IP 比較具有彈性,他們不但可以
$ J5 e0 T! T. C+ T透過不同的Foundry 廠製造外,還可以經由最佳# B' j, }. N- m" a& e- o* Z" J4 M
化使IP 在產品的表現上更加淋漓盡致。儘管此' D2 [+ t. r4 b1 d
做法可以大大的減少新的設計在成本及產品市3 Q( e1 k5 z* ^% Z
場週期的風險,但如何能成功的將IP 整合的關, J* l! E; n; ?" J' O2 l7 l' X; f
鍵問題仍待克服,因此造成快速雛型技術(Rapid; A0 b6 l2 R& r% R+ {9 a
Prototyping)應運而生。
: R) B' i" m% m9 }/ s閱讀權限 107 Q$ j* ? y$ G6 \- l( p- z
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9 @9 O! W3 Q3 J$ M[ 本帖最後由 jiming 於 2007-7-3 10:58 AM 編輯 ] |
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