應用於系統晶片之矽智財共同驗證與快速雛型技術（SoC Technical Journal)

masonchung

隨著製程的快速推進及積體電路（IC）設計
複雜度之大幅增加，系統晶片（SoC）及矽智財
% _, C( J) A) Z' a) H; x2 r4 D（IP）已成為IC 設計領域逐漸流行之趨勢。從
7 z) U; M* A8 G傳統IC 設計邁向前瞻性之SoC/IP 設計之際，設
計者會面臨設計複雜度增加，而導致驗證時所需
4 v* o9 t. h5 A7 S7 T$ b2 {; g給定的測試輸入數目增加、模擬時間加長、以及
! p% j3 I3 x1 ]) P2 t/ }" o& |& I整合不易等諸多挑戰。因此，如何建立一個百萬
邏輯閘以上之SoC/IP 快速雛型驗證平台，以期
能夠有效的加速產品開發週期，同時降低成本、
風險與增加產品開發第一次就成功的機會，實為
' I/ ?+ V& u$ M4 ~- O; A刻不容緩之事。
  q, `  D$ E$ i, r% k! V同時，為降低成本與趕上產品市場的週期，
許多晶片製造業者轉向求助於具有已驗證過的
  c5 Z( E5 W  S3 K7 N: u5 k: kHard IP 及Soft IP 的IP Provider，因為相較之下，
; |) p: Y' ~- `) R2 HHard IP 與Soft IP 比較具有彈性，他們不但可以
5 N1 @# e9 o5 ?/ i透過不同的Foundry 廠製造外，還可以經由最佳
, D. ~7 N: m' p化使IP 在產品的表現上更加淋漓盡致。儘管此
做法可以大大的減少新的設計在成本及產品市
場週期的風險，但如何能成功的將IP 整合的關
鍵問題仍待克服，因此造成快速雛型技術（Rapid
" W6 W' Z5 S1 c5 e+ T5 j, u7 dPrototyping）應運而生。
閱讀權限 10

遊客，如果您要查看本帖隱藏內容請回復

遊客，如果您要查看本帖隱藏內容請回復

  R, X# M( F9 J* P0 a3 t# {[ 本帖最後由 jiming 於 2007-7-3 10:58 AM 編輯 ]