在Layout時最花時間的工作是....

jauylmz

這些問題會隨著 "資歷" 和 "工作分配" 而有所不同，希望各位回答時可以說 小小說明一下。為什麼!!

wlyi0928

我個人的感覺呢...這些工作當然必定隨著資歷和工作分配而有所不同,成正相關的啦!
每一項都有每一項花時間的地方, 全部加起來就等於, Layout是個很花時間的工作,
而我想大家應該都能贊同這一點吧!!
做元件當然花時間, 若是每次畫的製程不同, 那每次我可能都需要去讀design rule去把我要的元件依照rule做出來.
如果很不幸的今天我遇到的是我用一個不同的製程沒做過的元件, 可能我連該元件的組成是什麼都還不清楚,
那我可能得從根本的地方找起, 例如有哪些layer應該來組成該元件...等等的東西吧...
placement的話呢, 其實跟拉線, 整合, 和溝通都很有關係, 當然這些事情也都很花時間的.
* }. N% M  d$ L; E: \1 S4 v% j跟designer溝通, 可能這個是designer想要的, 可是因為某些理由我們不能這麼做;
$ N, g6 c6 A2 v8 c在整合的時候才發現這個東西怎麼當初沒想到...所以可能要回去改些什麼的...
在拉線的時候發現...我在排的時候怎麼疏忽掉這個東西以致於拉線很難拉,
8 a! l8 t& \9 ^+ R或者拉出來的performance不好...等等的事情.
所以老實說, 沒有周詳的計畫過, 真的很難順利的把整個做好,
但是要如何才能做到周詳的計畫呢? 真的很困難耶...
7 ^  ^# i) S7 i5 k4 T8 a. O5 A或許DRC已經算是裡面比較好的一項了,
但是LVS有時候的確很令人頭痛!!尤其是power/ground short的情況...@@
最後是改圖...基本上改圖不見得比重新畫容易...
受到的限制更多, 要花的腦筋更多, 所以要花的時間可能也更多!!
但要是元件尺寸縮小的話, 或許會比較好一點點...不過...看情況吧,
% n) |8 X7 k* a8 b  W0 }" ~不是每次都能遇到改小不改大的囉!!
" r% \# E2 O9 ?+ |  y* \
小小淺見, 請路過先進指導!!
感激不盡!!

keeperv

元件 Device creation
基本上都是叫出來用可以了(如果CAD夠強的話 )，除了少數特殊規格需要手動畫
7 x$ M% `/ \: i  u# @0 W但是並不會佔用太多時間。
排列 Placement
: X8 K2 h% p7 z* M7 \% u* `) ^SUB BLOCK一般都還OK，因為擺法通常都不會有太大的差異
3 x% T. G4 p( o- `拉線 Wiring
, R' F3 u) R2 p  E2 OPlacement做的好，拉線就比較輕鬆，除非digital線太多
APR又不幫忙，時常弄得頭昏眼花
DRC debug
在layout的時候就應該要避免這樣的問題
! m! y" D  Q! w; P$ Y! M- H/ JLVS debug
9 ^0 ^, b8 A1 y, {若使用Turbo VLE或新版Laker在佈局中就可以及早發現LVS的問題
當然有時還是會有一些LVS的問題，不過並不會花太多時間
比較有趣的是，有些老手在layout驗證過後，會把hierarchy給炸掉
當有一天你要RE-LAYOUT的時候，TOP先來個LVS驗證OK
5 Z# h; o! r! U2 y# `5 S進去要改電路，結果sub circuit都找不到
整合 Chip Integration
( i4 y( s5 c  Y3 Q3 X' Z如果整顆CHIP都是自己來那問題比較少，因為自己做的最清楚
- m( M2 t7 Q. R) A( ]' r# t! m一般若是好幾個人一起來，那真的要好好溝通
要是最後兜不起來就慘了:o
溝通 communication
非常重要
1 M+ `2 o- `! g% W3 l1 B; O改圖 Re-layout
LAYOUT心中永遠的痛
- N2 L* ~: v/ Z6 a( J' k4 C
以上...報告完畢

jauylmz

Dear 版主大大

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polymer

各位大大好
7 p/ R9 W& @$ _9 ?$ F3 r4 ]我覺得在Layout時最花時間的工作是....
/ q( ?% V# Y. `! m# F5 h就如同keeperv大大 , 所列出來的事項 ,
. [# a: m5 V; a) O' `幾乎每個環節都很耗時並且耗工...

majorjan

我個人是認為"排列 Placement"這部份是最花時間
而且是一定要花時間去plan每個block
! w$ ]8 Z& N6 u7 Z9 d若能排得順, 相對拉線少、拉線距離短、面積使用就少
而且和designer之間的溝通更是不能少
( s% R0 W  [$ Xdesigner要的是什麼?、其最初的整體規劃為何?..都得在case開始溝通好
0 S4 ~& r, k5 Y) |6 D不然, 到最後只會變成忙盲茫...

jauylmz

在下的小小看法
6 c) w( ~& G) e5 u6 [: E      
0 y$ X% Y% w; o& \. m% D. T1. Device Create 已經有很多東西可以加速，如 Mcell or Pcell 所以問題不大，有問題的情況可能是畫 "特殊" 的 Device 不熟才會花時間。
" R. _* `* ^0 K* W$ A+ F
& X4 A3 t$ G* ^& R. G2. DRC / LVS 只要作的夠久，除錯速度一般都ok ，只是LVS 常常是被 Designer 給的 netlist & schematic mismatch 搞到很不爽。
2 ^6 c$ b; N5 U7 p7 t) x* N* A
3 ?3 c9 @# R/ l  `3 X3.這個改圖的心情，就像是懶床，很想繼續睡，又不得不起床上班!  很想不要改圖，又不能不改。
/ o" H0 k( S% P9 V7 u% ~2 J( F3 [
0 O" H; x+ T$ H, S  y4. 拉線，目前好像還沒有很特別的改善，沒辨法太自動。------>好累喔

5. Placement ，就好像新房子的裝潢一樣要先作好 Floor Plan 再來慢慢排，好的Placement 就像 上面majorjan 說的
: X4 @9 X4 g+ k7 ]/ A: [  |   <<若能排得順, 相對拉線少、拉線距離短、面積使用就少>>
: \* j# A8 P- z    做不好的話，可能後頭線拉不出來或是不好拉時，說不定因此又要重新再排過一次。
" }+ ?5 W5 H; H   所以 這真的是要小心。

heavy91

那我這位路過的版主可不可以問一下.....
- E/ `! p3 R7 ?* }
那一般而言大家覺得，哪家的產品，你們會覺得在 LAYOUT上的時間最短啊....

就只是覺得而已啦....或是時間上最長的也可以...
) G+ p; u0 Q5 p8 [
要不要也順便分享一下LAYOUT時候的甘苦談啊~~~~

jauylmz

就目前二大主流來說 看來是要這樣比
Laker L1   V.S   Virtuso L     
9 G7 e& C: B. H  `Laker L2,L3   V.S   Virtuso XL   
Laker DDL   V.S   Virtuso GXL
) G/ v& j  T. j$ v8 |+ M4 i
$ R; H/ q% C$ Q+ R' ~' x+ u5 f才分的出來。因為各有好壞吧

[ 本帖最後由 jauylmz 於 2007-6-21 05:41 PM 編輯 ]

Oo海闊天空oO

我個人認為是排列最為麻煩....
2 }2 T6 F/ E* G3 J. ]以 Virtuso 為例子...
排列的位置不但決定面積的大小...
更會影響到拉線的方便性...
& [4 _8 B  n4 M6 g7 ?以經驗來講...資歷夠久的人..
- P" P4 y- B% D% P7 {9 Y: j可以在排列的同時就想到接下來拉線的方便性..
- o9 a. A3 j/ L& T, v若排列已經出來了~~接下來的拉線就不會是多大的問題..
因此個人的意見...就是排列最需要花時間

reincarnate

我覺得一開始在 做DEVICE 跟 placement 可能會比較花時間吧
' G$ j) t% W+ e4 g- o( K7 d8 l
  u. A5 B5 d  a# `2 ~- t像是一開始在做DEVICE..如果有舊的電路可以參考
; D$ K$ k4 l, Y$ h/ {! v
甚至可以直接套用 那當然是省事的多
! E+ Z  M( M6 x! {. A+ _
否則 還是一個個去建 感覺滿麻煩的^^"

& j' Y3 E, U+ h3 A5 d4 o而 元件排列這方面...
0 [, z. c' {, s6 t, [
! i7 C  L9 f# {; P- h% W考慮到 拉線的便利性 面積大小 以及 電路特性等等問題
. p% E8 F: z4 E; f; ]; l" P0 h* y- T
要是電路看不多 經驗有點不足

! Y3 Y6 Y, Z( B* Y: N, I2 z/ ]6 S在排列元件上 或許會比較花腦筋吧~

lli3793

元件有 pcell, 連綫有 line, 就是劃 well，最讓人頭疼
4 _$ X2 d( o* |2 |有沒有什麽好的辦法？

superfool

我是剛入行的新手，還不太了解這些具體的東西
希望能跟各位大大多學習學習

yuching67

剛入門時我覺得排列零件是最頭痛的
5 R- R; V. q- p. B* L" F但日積月累後會漸漸順手,之後所遇的問題
4 I" c8 A2 J1 t/ N* R% b0 x# L0 {3 l" c會因產品不同lay法也不同,現在的產品變成是
拉線是的的惡夢啦...

skeepy

個人覺得的是排列,從block內的device排列就可以
看出這個block是扁是瘦,進而要思考對週邊其他block
的影響,也會因此考慮到chip的整合.

bjic

个人觉得在layout最花时间和精力的应该在正式layout之前的准备工作
这些准备工作包括design rule 的学习，充分了解客户的意图。再就是我把placement也放在准备工作当中，很关键的一步
2 K' N4 K/ V4 Tplacement对后期layout是否顺利起很大作用，placement根据自己的经验，还要考虑客户改版的问题。
+ Q' n, e' G% `' e  u0 L由不到之处请指正

peihsin

我個人覺得溝通及排列是最花腦筋的,
+ k) O0 L: K: O0 X. h8 k1 f像零件的限制及板材的限制
都會有所影響

stu0804

我認為在layout過程中,比較麻煩的地方是在子電路要組合成大電路時,排列所花的心血是滿多的
- `% x+ `/ L/ b7 h. E,排列的好不好關係到子電路之間的走線,DRC ,LVS ,算是在過程中比較簡單的一環,DRC熟練
design rules 錯誤就不太容易發生,LVS則是接線的問題了

Winters

目前我只是學生，做過的LAYOUT數量也很少。
所以這只是我個人的看法嚕，我覺得LVS的Debug最難。
; K5 q8 G* g2 [+ x5 e' m) g因為如果是DRC或許有時候會顯示出錯誤的地方，但是LVS只能慢慢看Report檔
# d9 L- j( \/ f; a這個對我而言真的是滿辛苦的工作。
不過，找出BUG並且解決這種感覺，真的是爽阿。

a88050015

我覺得最怕的是先前的準備與溝通都達到共識,layout已經好了,最後designer說要重劃那真的是啞口無言!!