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在下的小小看法
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1. Device Create 已經有很多東西可以加速，如 Mcell or Pcell 所以問題不大，有問題的情況可能是畫 "特殊" 的 Device 不熟才會花時間。
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2. DRC / LVS 只要作的夠久，除錯速度一般都ok ，只是LVS 常常是被 Designer 給的 netlist & schematic mismatch 搞到很不爽。
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% K3 C3 s0 M! D3.這個改圖的心情，就像是懶床，很想繼續睡，又不得不起床上班! 很想不要改圖，又不能不改。! x- h# h& `9 k6 \) f
: Z. V' ?' y. G
4. 拉線，目前好像還沒有很特別的改善，沒辨法太自動。------>好累喔  7 c' O( F1 ^- g z# Z, r
0 x& E- p& \6 Y2 B* t: z- `5. Placement ，就好像新房子的裝潢一樣要先作好 Floor Plan 再來慢慢排，好的Placement 就像 上面majorjan 說的
x# N5 l! k' N; e. g4 ?. a <<若能排得順, 相對拉線少、拉線距離短、面積使用就少>>
8 S! e2 C$ Y( ^ Z6 P: }: z8 H; \5 @ 做不好的話，可能後頭線拉不出來或是不好拉時，說不定因此又要重新再排過一次。
" {" s8 `. T9 Q; J4 s 所以 這真的是要小心。 |
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狗仔卡
發表於 2007-5-29 14:32:13
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