|
不知道在這裡問對不對,請問一下,下面這個 書上的 "hello verilog" 例子在modelsim環境下怎麼下command才能link 並且可以產生結果呢6 [, X9 X, q# F$ N$ H- `# K: _8 N
1 \3 d1 G! V6 Y% q" W0 H6 j看usermannual 的語法說明不太了解 不知道哪位大大可以告知一下呢 先謝謝各位了
7 q. _6 S# F7 \' |/ T4 A) j% `
' m& V0 Y" [2 s) _4 G4 U3 H% E- i; ^/ m************************************************************
/ `+ K9 e) V, s* J# t6 d( E- _9 ~#include "veriuser.h" /*include the file provided in the release dir */1 B0 L) r+ f @: o" J0 w" V
$ w! W9 c; x8 T; m2 X
int hello_verilog(): F) t2 c; f; j
{5 _2 c4 [! }0 v0 C' v+ N$ I# n
io_printf("Hello Verilog World\n";- e j g6 r, T7 d* W; q( [
}. I( _6 W3 Q/ d
*************************************************************$ L1 o/ R" R0 p$ U6 b
3 J. C% o5 l8 R W/ r5 v* A4 y* a& d' ]% x, p' \5 ?/ S6 X6 [% i
( f( Q/ f& g6 t1 i- a; @3 n
4 K/ Q# ^! _4 s) J6 ?/ Q
7 W. \4 \ [% v0 V" F" U***************************************************************4 C: |1 ?1 ^0 n2 a% k
module hello_top;
) E% Z, B6 y1 q1 r$ w$ f' x* D
2 c5 P( H! f' ]) Winitial! T3 s/ d3 d) d% @! ~! `
$hello_verilog; //Invoke the user defined task $hello_verilog9 K: F- N* t( ^' S: }
$ A! ]7 s: @4 i. v: }endmodule- g& s- X1 h; {# \0 S. I5 W2 A
***************************************************************** |
|