如何讓 current mirror 做的比較準確?

mt7344

當 current mirror 呈現 1:200 的放大倍率時,
且有 8 個 channel 時, 如何讓每一個的 channel mismatch 做的最小?
因為  process 變異的關係, 所以這一部分的誤差還相當大!
' s9 R/ |7 _8 a該如何避免?
又  經過大電流  會產生高溫  此時的 current mirror 的倍率也變化相當大?
& S; Q" ?  G( N9 k3 {0 A5 G該如何克服?

andywu

可以試試用casecode的方式
, w! C% @4 t& N2 D' L
不過之後的layout才是重點核心的部分
. J/ Q3 r5 d% B2 X
# s6 K* W4 N  v5 P1 O

yuchi

1.可以先做1:10(或1:4,2:8)的 8channel match 這樣面積較小match效果好點
2 a8 l+ C- c& X! m   各channel再做1:20(1:50,2:100)
! P$ ]  g; O0 X# X2.如果不考慮area,效果最好的是用calibration的方式,這須要用到電容及switch而電容大小會決定
   calibration cycle
3.每一顆mos DC 點都要一樣 那可能就要出動OP來鎖電壓啦!
4.元件的L,W 也要選安全一點的range

mt7344

1. 有想過一級級的轉!! 不過每轉一次!  就會有一次的誤差!! 如此的變動率會不會太高唷!!
. f: _& [- }# M5 U# B1 b8 C2. 有考慮 trimming method!! 不過! 不太可能 trimming 8 channel! 只 trimming 最源頭!!
" Y3 f4 D2 b1 V0 B3. 有看過類似的架構!! OP 的 offset 是不是要非常的小? 否則真的不知道影響程度為何唷!!
4. Cost/Performance ratio 真的很討厭!!  又要小!  又要準!  真的好困難唷!!!!

li202

先把八個channel做相互做match
8 v) `4 W& O' ~; M+ Z再用一顆OP取其中一個channel電壓做鎖定

提供一點個人意見

nezkax

這個問題在 LED driver 會常常遇到
: q3 z4 E' a& y5 G2 U$ |
6 c7 Z8 Z; h2 h7 T$ q首先是準確度的問題, 由於需求是 1:200, 最直觀的方法就是以 MOS size 去控制
) z) t1 c2 l6 _2 g3 K7 J+ c然而由 MOS 飽和區電流公式 ID=KP/2*(W/L)*(VGS-VTH)^2*(1+lamda*VDS) 可知
主要誤差來自於 channel length modulation effect [(1+lamda*VDS)項]
鎖定 VDS 其中一個方法 就是使用 OPA 回授控制
另外, VGS 雖然不是誤差項, 但由於必須推動大負載, 所以ㄧ般會接一個 pre-drive 增加驅動力
* M$ A+ _& B  l: ^. R% S並減短設定時間
( C0 o  ~( E$ b2 a! [0 w) b
& b. B5 [+ c  a, `. |* U# }8 Uchannel 跟 channel 之間的差異定義為 bit-to-bit error
這方面的差異, 主要是由 layout 本身的 mismatch 產生, 較佳的layout對稱性可有效解決這個問題
5 o( [9 ]2 `% L% J  N# j6 @
至於 powerMOS size 部分, 主要是由 output minimum voltage 決定,
# v- e" n4 @/ o1 O4 t" M此規格與最大電流値直接決定了 Rds(on) = Vo(min)/Io(max)
  k2 T& k9 H7 J0 g! ^! |
$ u3 _) d+ ~$ F/ X, `' X' x溫度所引起的電流變化, 主要是改變了 VTH(T)
這方面可由 layout 解決, 將源頭 MOS 與 powerMOS 擺近一點, 讓彼此的溫度差異縮至最小
# u' @7 E9 @, q  S2 `# O& }5 \然而, 溫度方面較麻煩的難題在於 package 的選定,
在正常操作下, 假設 Vout=1V, Iout=20mA, 在 8 個 channel 的情形下,
Ptotal = 1*20m*8 = 160mW = (Tj(max)-Ta)/theta(j-a)
0 G: T# S6 S% d9 J6 A; R) v6 q選用的 theta(j-a) 必須確保在
: }6 s& [+ Y( `, Utypical 規格 Ta, ex. Ta=25 degree. 及設計之最大接面溫度 Tj(max), ex. Tj(max)=125 degree
- t3 w9 e% K& _; T/ ]  P選擇 theta(j-a) < (Tj(max)-Ta)/Ptotal

ecalfs

除了電路設計解決外,  Layout亦是關鑑

1. layout 單元化(Unit) 以此單元倍增減
1 g$ X% J- k0 Y  {* z, ?2. 元件W/L盡可能最大化 W>5um, L>3um或更大
3. 多可善用匹配layout技巧, 如交叉, 對稱, Dummy...

bossen777

謝謝大大無私的分享，感恩