如何讓 current mirror 做的比較準確?

mt7344

當 current mirror 呈現 1:200 的放大倍率時,
5 r, W4 Z; `" H, |; w- \且有 8 個 channel 時, 如何讓每一個的 channel mismatch 做的最小?
6 P: x  @( c6 G因為  process 變異的關係, 所以這一部分的誤差還相當大!
9 X/ S! H% h1 }/ `# i. ]  ^該如何避免?
又  經過大電流  會產生高溫  此時的 current mirror 的倍率也變化相當大?
& n( A6 p: l# O) P; h該如何克服?

andywu

可以試試用casecode的方式

6 g: d0 g6 }/ o不過之後的layout才是重點核心的部分

yuchi

1.可以先做1:10(或1:4,2:8)的 8channel match 這樣面積較小match效果好點
9 m& a# U4 Y7 L5 y   各channel再做1:20(1:50,2:100)
4 H8 I6 B; I9 u' }# v- o2.如果不考慮area,效果最好的是用calibration的方式,這須要用到電容及switch而電容大小會決定
   calibration cycle
+ ]& ?7 {/ j3 B9 w( B2 @! l3.每一顆mos DC 點都要一樣 那可能就要出動OP來鎖電壓啦!
0 Q, r+ I' z( A( G8 _' F$ r1 Y4.元件的L,W 也要選安全一點的range

mt7344

1. 有想過一級級的轉!! 不過每轉一次!  就會有一次的誤差!! 如此的變動率會不會太高唷!!
: c5 `, r. _/ u# w2 G) V2. 有考慮 trimming method!! 不過! 不太可能 trimming 8 channel! 只 trimming 最源頭!!
3. 有看過類似的架構!! OP 的 offset 是不是要非常的小? 否則真的不知道影響程度為何唷!!
4. Cost/Performance ratio 真的很討厭!!  又要小!  又要準!  真的好困難唷!!!!

li202

先把八個channel做相互做match
4 X# [9 M- k3 o再用一顆OP取其中一個channel電壓做鎖定
7 q; D4 K1 k* U
$ U4 }' x+ P! @& G1 W8 i提供一點個人意見

nezkax

這個問題在 LED driver 會常常遇到
+ r+ M& p6 |9 v- F$ w! @3 [, S5 K
4 W( C$ J. I$ y: O首先是準確度的問題, 由於需求是 1:200, 最直觀的方法就是以 MOS size 去控制
然而由 MOS 飽和區電流公式 ID=KP/2*(W/L)*(VGS-VTH)^2*(1+lamda*VDS) 可知
主要誤差來自於 channel length modulation effect [(1+lamda*VDS)項]
鎖定 VDS 其中一個方法 就是使用 OPA 回授控制
另外, VGS 雖然不是誤差項, 但由於必須推動大負載, 所以ㄧ般會接一個 pre-drive 增加驅動力
並減短設定時間

" f7 V; i7 o- S% f1 f6 w! }channel 跟 channel 之間的差異定義為 bit-to-bit error
4 n! g+ A* D/ M這方面的差異, 主要是由 layout 本身的 mismatch 產生, 較佳的layout對稱性可有效解決這個問題
6 K% _; b; L/ J- d8 Y
9 W' C$ a0 u4 v+ M至於 powerMOS size 部分, 主要是由 output minimum voltage 決定,
- i, R; L$ s/ C! V. Z1 W1 w9 I' h此規格與最大電流値直接決定了 Rds(on) = Vo(min)/Io(max)
. K8 o# F! g/ \4 L$ m4 r* b7 i
溫度所引起的電流變化, 主要是改變了 VTH(T)
這方面可由 layout 解決, 將源頭 MOS 與 powerMOS 擺近一點, 讓彼此的溫度差異縮至最小
然而, 溫度方面較麻煩的難題在於 package 的選定,
在正常操作下, 假設 Vout=1V, Iout=20mA, 在 8 個 channel 的情形下,
3 D5 }6 y5 u; Z1 GPtotal = 1*20m*8 = 160mW = (Tj(max)-Ta)/theta(j-a)
/ O4 ~4 S8 g' P& M8 z3 ?1 z2 g8 [選用的 theta(j-a) 必須確保在
& a8 |* A: w5 v" v  N5 Xtypical 規格 Ta, ex. Ta=25 degree. 及設計之最大接面溫度 Tj(max), ex. Tj(max)=125 degree
選擇 theta(j-a) < (Tj(max)-Ta)/Ptotal

ecalfs

除了電路設計解決外,  Layout亦是關鑑

1. layout 單元化(Unit) 以此單元倍增減
- I- q; _1 m# S# ^2. 元件W/L盡可能最大化 W>5um, L>3um或更大
3. 多可善用匹配layout技巧, 如交叉, 對稱, Dummy...

bossen777

謝謝大大無私的分享，感恩