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好多的問題~~~1 w$ D1 w. k1 @" S5 i! ?. e
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1. std_logic_vector 跟bit_vector都可以宣告一維變數或信號, 只是
7 p7 _( A3 V2 [4 k2 Y" vstd_logic_vector 可支援unknow, don't care, weak high, weak low, 1, 0, tri-state...
7 m6 c6 K4 q# P/ p2 B# Jbit_bector好像只能支援, '1', '0' , 'X', 'Z'的樣子, 有點忘了, 不過差不多是這個樣子
+ v; j) _! c- X) Z+ y! y這些東東都宣告在1164 package內) m& p# V' m5 p) V* n# o! ?
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2. 1個bit時請用單引號, 超過1個bit時請用雙引號
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) f5 x: {, O0 Y7 P3. 1164宣告了信號的基本屬性, 所以引用這個package是最基本的.
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* O+ n( g& O, R# t6 X# A3 M) F4. constant宣告了常數, signal跟variable宣告了設計中wire (reg)的信號, 在宣告時給veriable跟signal初始值意義不太, 只能在模擬時使用, 對合成沒有幫助6 t; f/ V6 [+ s& G2 [. ^
1 i* I( C+ \/ `% a2 K3 {5. ()只會影響合成時的優先順序, 有時為了增加程式可讀性或者不確定合成結果時會用(), 會好一些
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以上, 希望有幫助 |
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