一些基本語法請教

canoe1114

終於下定決心買了一本有關VHDL的書
書名:最新 VHDL 晶片設計 使用ISE、MODELSIM發展系統
# c+ `% x- U% j, B  v7 i) ?% p# W      全華出版社  林灶生.劉紹漢 編著
1 |9 H5 C0 i  d6 u昨天花了一個下午念到第三張有些問題請前輩指導
) [( N6 @2 I) }- C. |
1 X7 E9 c+ C3 P: `8 s6 O問題1:現在比較大的兩家晶片公司(講錯請見諒)altera(max-pius) and xilinx(ISE)
$ b6 G# u5 C# k" l' }0 o+ y        所以如果用altera的晶片是不是就一定要用max_plus才燒的進去
" h) m6 S) X' M7 U- t              如果用xilinx的晶片是不是就一定要用xilinx才燒的進去
         那這兩個與法都相同嗎...還是有些許不同,還是相同 但是兩個軟體對語法嚴謹度的要求有不同
! T( L  t3 C; b         另外,其他網路上還得知有一些編輯軟體,如果我用的都不是這兩家的晶片那需要用什麼軟體
         有沒有一個軟體是可以適用各家公司的晶片呢?為什麼這些公司還要自己出自己的一套系統呢?
         另外關於硬體描述的好像還有HDL、AHDL、VERILOG 前面兩個由網路資訊已稍微了解
  Q  [) \8 z- W- q: D* `6 u: b7 Q         但VERILOG語法可以寫進我要用的晶片嗎?
3 }- I2 d& f' H; n         另外yahoo知識+上面有討論到好像業界比較常用VERYLOG學術界比較愛好VHDL
0 A, h  k( \+ v( n7 j" i  ^% i         還有還有一些資訊有提到...有的軟體只能編輯部能模擬...為什麼要分開呢
; B1 k0 x$ g$ ?: m+ K/ f$ P         對於該選用什麼軟體還學習還有一些編輯軟體上面的困擾請給予指導~

問題2.(語法的問題)
2 x5 |- w) `7 y0 Z        1.std_logic_vector 和 bit_vector,因為我現在初學,看書上都是寫std_logic_vector(xx to xx)
           這跟bit_vector(xx to xx)有什麼不一樣?
1 ?+ h! Y% v" x/ w- c) S        2.常看到  xx:='0' ; xx:="00"..請問什麼時候才要用引號..
- k$ D% W0 D  U          另外 if xx=1 then  為什麼這裡不能用冒號  指定不是要用:= ??
        3.library ieee;
           use ieee.std_logic_1164.all;----這一行後面的package我怎麼知道我寫什麼東西需要加入什麼package,現在都只用1164也不知道
                                                     正部正確?這方面的資訊書上還網路上的資訊好像比較少?
) k7 H/ L% a; K. P        4.constant是一個定值 所以要給他指定一個值  constant abc:=integer:="8";
           singal也可以指定初始值 singal abc:=bit_vector(0 to 6):="001101";
. @9 U' ]" ^4 K8 {0 Q           但是variable為什麼有 variable model:bit:='1';書上的說法是"設定成1",但變數不是會變動嗎@@
       5.if clk'event and clk='1' then  和  if (clk'event and clk='1') then  和 if (clk'event) and (clk='1') then
          都有人寫..什麼時候需要用到(  )  ??
7 D5 j# t  W/ Y4 K# \) s" }
8 |4 R. S# C2 x
" d) K! n. X3 T3 o+ k2 j另外可以給我學習的一些方向和觀念嗎?

5 S) C# V* g  F4 e0 \ps 很感謝版主還有addn前輩 之前那問題的講解,
    今天才知道可以給評分..之前沒給到真是不好意思
1 U6 @5 P2 P/ M' h
謝謝-

sieg70

基本上要是書上寫的是跟MAX_plus ][比, 它的資料都有點過時了,
可以考慮把書扔了
: P. B4 y0 y# J0 W
對於各語法的補充, Altera的tool所接受的AHDL是Altera HDL,
而Xilinx所接受的AHDL是ABEL HDL,

若是對tools所接受的語法格式有不確定的地方, 可以參考
Quartus ][跟ISE自己的template

tommywgt

也...少回了問題1了
6 N  [+ p% `2 h  f% V  _
簡單的講, 如果你選擇了ISE當然只能在Xilinx單片下跑, 反之如果你選擇了Quartus II的話就只能在altera的晶片上面跑.
2 U4 T2 c. i- \3 L9 S, _* Scompiler tool的問題, 我建議你把語法寫的嚴謹一點, 這樣子的話不只在以上二套tool可以跑, 在很多不同的tool也都可以用

tommywgt

bosscck大大, 你真真真的太過獎

bosscck

tommywgt 哇靠老大你真猛

tommywgt

好多的問題~~~
; \$ Q3 g7 v! |) T% B2 o& u
1. std_logic_vector 跟bit_vector都可以宣告一維變數或信號, 只是
* ?# A( @" M8 w1 @. e8 dstd_logic_vector 可支援unknow, don't care, weak high, weak low, 1, 0, tri-state...
bit_bector好像只能支援, '1', '0' , 'X', 'Z'的樣子, 有點忘了, 不過差不多是這個樣子
這些東東都宣告在1164 package內
# o! r' ^4 ~) z" }0 e
( @- J6 i# H% ^4 S6 y) p, h- f8 B2. 1個bit時請用單引號, 超過1個bit時請用雙引號
. g4 T$ U& m4 m. s$ D$ z3 ]
* {6 I1 x/ w: _* `  ~+ p3. 1164宣告了信號的基本屬性, 所以引用這個package是最基本的.

8 X& m; l* w: B0 R5 a( V5 J$ _' u% X4. constant宣告了常數, signal跟variable宣告了設計中wire (reg)的信號, 在宣告時給veriable跟signal初始值意義不太, 只能在模擬時使用, 對合成沒有幫助
8 [, Y, J+ ^9 C' `- @
; P' U* k( h# k4 d8 M% {" f& a* m6 w7 z5. ()只會影響合成時的優先順序, 有時為了增加程式可讀性或者不確定合成結果時會用(), 會好一些

以上, 希望有幫助

canoe1114

有前輩可以幫我解答嗎..
& f/ v' |0 R/ ?: Q1 H是問題問的不好...太多太雜
; [  m7 \. O1 A: J8 k, d! K" j% G還是太簡單...