supply clamp and I/O clamp ESD

ywliaob

Supply clamp ESD need to  consider both holding and trigger voltage
I/O device clamp ESD need to consider only tyigger voltage
) U% i+ [7 a+ @/ j6 s$ p9 v, v
& ?8 m! ?- j% S請問這是為什麼?有誰願意解釋一下
感激不盡

semico_ljj

0.13um,要4kV?呵呵，有点难，不过论文上说可以到5K∼6K，可以查查看！

ritafung

我現在做的是0.13um,要4kV,而且是multi-power domain,有點困難...
Layout 的要求非常高! 但是永遠實際上是做不到~~~trade-off~~

semico_ljj

原帖由 cthsu1 於 2008-9-8 11:15 PM 發表
* [. w; F# {) E9 M看是哪一家製程
: ~& N1 P+ v; P; B2 XRC設計大於 100ns 小於 1us 即可
4kV 的話  NMOS 要化大一些

0.5um process的话，到5KV没问题，0。35um以下4kv可能也可以！……………………

semico_ljj

原帖由 odim 於 2008-3-20 09:56 PM 發表
, Q- S% z5 G* Tfoundry的guideline基本上是1000um放一個,
5 V4 W1 m3 y& J0 H5 i7 b3 s實際上的概念是任何IO對power clamp的metal 阻值小於3 Ohm,
而更先進的製程進一步規定需小於1 Ohm.

- g) _% ^( U2 Q2 o; h9 k) J这个我也听说过，应该是比较好的经验值！不过power clamp的metal 阻值小於3 Ohm,比较难实现！

cthsu1

看是哪一家製程
RC設計大於 100ns 小於 1us 即可
4kV 的話  NMOS 要化大一些

ritafung

請問你們使用哪一種類型的I/O cell設計?

, u3 U* b/ Y  D$ A1) Local cell (PDIO + NDIO) + RC trigger clamp
2) Local cell (GDPMOS + GGNMOS) + RC trigger clamp
) v8 W3 [: d( ?2 t: i3) Purely GGNMOS
. ]; H0 @; s* j  D5 p
5 |; L$ [6 F( w; ^7 B8 UFor RC trigger clamp, how much RC do you design? My company needs 4KV HBM.

odim

foundry的guideline基本上是1000um放一個,
實際上的概念是任何IO對power clamp的metal 阻值小於3 Ohm,
/ C) \, b$ c" r, J而更先進的製程進一步規定需小於1 Ohm.

scy8080

原帖由 ywliaob 於 2007-8-28 12:08 PM 發表
foundry 提供的design rule 　是有規定power line 多長需搭配一個power clamp device
經過你的解釋總算比較清楚~~
感恩~~

! l, F7 e; S* c4 S8 F; W+ c

如果fab没有相关的designrule,经验值是多少？

ywliaob

foundry 提供的design rule 　是有規定power line 多長需搭配一個power clamp device
經過你的解釋總算比較清楚~~
9 n* s3 A' U2 e8 b5 e感恩~~

skyboy

您的意思是否是指,  power pad 已經有保護電路, 是否還需要在一般 I/O Pad
裡做這個 device??
9 ]/ s" E+ n. P+ k
曾經問過 foundry 的人, 基本上是能放就放, 不然在這個 mode 發生 ESD 時要
全部靠 power pad 的 power clamp 線路來釋放 ESD 效果可能不佳...
# g: J9 O+ e! K9 R8 q可以看一下 design rule 有沒有提到這段, 有些會規定 chip 單邊每一定的長度
power clamp device 的 width 累積要有多長...所以一般是除了 power pad 以外,
' _2 w; ^' N$ ^* {一般 I/O pad 能放都會放, 另外因為 floor plan 產生的縫隙也會儘可能塞這種 device..
, J7 V! w  Z9 X; z0 Y2 C
6 f( c+ _6 d4 n- y1 q- ^3 i# b4 @寫了一堆, 不知道是不是您要問的問題...

ywliaob

謝謝你的解答 總算瞭解囉∼∼
" Y: \3 |9 B% q$ [* r- S& `/ q再請教一下
假如已經有對VSS與VDD的ESD 保護電路
) S' z- A; `/ Z2 I" m4 I* g- @' u還要需power clamp電路嗎???

m851055

I/O is trigger signal，Vdd node is constact voltage,so consider holding voltage