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[問題求助] 想請問一下設計mos的wenth跟length

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1#
發表於 2007-9-15 00:17:02 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
最近一直在模擬paper上的電路,(也清楚了為何電路會這樣接)
0 T. T! [8 E0 h7 L( F/ g1 Z好比說VCO,PLL的電路
0 I' P5 l+ c6 O+ V9 |. e% p通常你們在設計nmos或pmos的時候,長寬比都怎麼去設計呢
9 z3 S9 I+ S! H+ X如果是以0.18um製成或0.35um的製程來說2 ~  W3 g1 c6 w& w7 i" y  X+ O
不知道各位專家有沒有什麼建議或指導之類的.....
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發表於 2007-9-19 10:31:31 | 只看該作者
類比的世界  沒有 standard!!
  }. P* I4 [8 D/ @所有的 width & length 都是依照設計者的需求來設計!!
0 j8 o: g6 w+ @* V, Z8 @所以  應該沒有人可以告訴你標準答案!!" R2 G8 N1 \; W  X8 v; m
或許  有這麼一條 guide line 叫做  儘量不要用到 min. length/width!!
0 U6 M& d2 M2 ?- _這是考慮到製程變異的時候!!  假如不 care 時  也是可以用的啦!!
# a2 a  V' O: ~- G看你自己的需求唷!!

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monkeybad + 5 Good answer!

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2#
發表於 2007-9-16 18:56:58 | 只看該作者
根据工艺确定Length,然后根据MOS的功率和速度确定wenth。
4#
發表於 2007-9-19 17:04:53 | 只看該作者
L與W跟你的操作電流、頻率盛至跟溫度有關# D" x! b3 \3 z7 j4 d
一般L的不要抓到min值,L大一點可以避掉製程size的變異- V( ^; a) |7 t5 ]& s7 N9 T5 X: q
適當的W/L比例控制去抓Veff值比較好
5#
發表於 2007-9-20 16:46:12 | 只看該作者
一般在設計NMOS或PMOS,為了讓MOS在飽和區工作,以所需要的電流(Id),再利用MOS飽和區電流公式Id=1/2 u Cox (W/L)(Vgs-Vt)2來估算W/L的比值,
, b8 Z1 {4 x7 o" H另外,如果是0.35um的製程,表示L最小可以到0.35um,但建議不要用到最小,因為如果製程不穩,L很可能會跑掉,而造成電路Function功能不正常。
6#
發表於 2007-9-21 19:50:54 | 只看該作者
比如W/L=12/60. 和这个20/30。match怎么看
7#
發表於 2007-10-26 13:49:55 | 只看該作者
Sorry, I would say they are total mismatch!
8#
發表於 2007-12-16 19:42:58 | 只看該作者
一般類比電路的書籍(ex:Alan..)都會提到喔,大部分都是以OP當做例子,利用OP的規格去回推MOS的SIZE喔.
9#
發表於 2007-12-16 23:11:09 | 只看該作者
0.35um製程, 應該 L 都用0.35um , W可用10um或是5um,我在學HSPICE都是這樣設定的3 ?) }# b6 }, w2 o
但還是要看設計者啦
10#
發表於 2008-1-15 14:31:07 | 只看該作者
看是類比還是數位電路,$ S$ j3 r2 Z4 K+ M3 D; _. m
類比電路基于match的考慮,一般需要更大的L,2 q4 f: ^; n2 C: \9 B
數位電路基于經濟的考慮,會選取最小的L, 0.35um. 因為數位的處理電平都是0和1.
11#
發表於 2008-1-15 16:55:07 | 只看該作者
2樓的是REVERSE吧...
% e1 o; V+ K3 l# E! f5 o8 g1 o9 q( I5 i5 q. U2 S  A6 E
我想還是要以分析來設計# C, O6 E6 ^2 R! M7 r
# |7 V6 k* B4 F9 x* ?' Z- U
先明白公式,推小信號MODEL$ Z, Q. V$ j6 u2 b+ B+ H! ~5 U8 N

5 S8 z+ z7 W1 Y8 b& Q應該可更清楚
12#
發表於 2008-1-15 21:09:51 | 只看該作者
類比電路基于match的考慮,一般需要更大的L
: p# g. u, t  W9 |( a3 Z^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^2 ?( K( Q1 Z$ F3 f" k/ r. x$ G3 C
基於 製程變異 及 短通道效應
* V- E- _* \4 Q1 w: Q3 @( D. d7 i: B/ E8 W0 B6 i3 N
先明白公式,推小信號MODEL" J4 i! ~; H0 {1 c. B
^^^^^^^^^^^^^^^^^^^^^^
4 {0 r8 @/ `! e0 _20/2 跟 10/1  在數學上是一樣的(忽略2次效應)1 P2 W) R; j: t- v
但在 hspice 可能是不同的 mos model
13#
發表於 2008-2-12 05:07:41 | 只看該作者
for the 0.35 process L usually is 0.4 in the process datasheet, then you calculate your W according the formula Id=1/2uCox(W/L)Vov*2 usually,But as the other guy said your specification is the first
14#
發表於 2008-3-11 13:36:34 | 只看該作者
Reasonable sizes for lengths of the transistor might be between 1.5 and 2 times the minimum transtor lengh of particular technology.
15#
發表於 2008-4-5 22:02:12 | 只看該作者
一般length都會設計在最小L的2-5倍
3 n+ ~, [& v# t) w7 q6 ?( @7 i再看電流來設計wenth
16#
發表於 2008-4-11 15:42:44 | 只看該作者
L大小的選擇和mos的使用有關係  T) \$ e2 p4 A0 N0 u
有從match的考慮,電壓mos和電流mos2 f" W- e, _# R9 T& g
有從1/fnoise的考慮等等
, j+ x0 U$ y& w0 h$ w( K; n沒有絕對
: N- o. @7 ]/ |, f1 A; kw的選擇主要和vdsat和L大小相關
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