設計interdigital capacitor

newengineer

要怎麼設計interdigital(指插型) capacitor ?
; i& \; A, A7 z9 O3 q$ T# {我找到一個公式,代進去和模擬出來有2pF的誤差,
) L$ e$ [2 n$ I( J, D模擬的電容值我是看1MHz那一點的電容值為準!
4 ?8 q" z! u5 ~9 t+ Z
9 A1 e9 x( z7 p: ~4 f  E有沒有任何更好的interdigital capaictor reference可以study !
1 h) f7 k4 f4 }9 `7 Mthanks all

finster

建議你在使用公式計算時,一定要參考製程廠所提供的design rule來計算
因為若是用metal to metal的寄生電容,每一家的製程廠的metal的寄生電容都不一樣,而且不同層的metal to metal也不一樣
若沒有參考design rule,所計算出來的寄生電容的差距會頗大的
而且,還要考慮到mask誤差的問題
( A' H7 ^- a4 ?; @7 _- P/ s% `/ C另外,若很疑惑所計算出來的寄生電容值,建議你可以先用layout畫一個metal to metal 電容的cell,然後再抽LPE,看看所計算出來的寄生電容和筆算的誤差有多少,如此一來可以更精確地知道差距

adele

TSMC90nm工艺似乎提供这种电容的model的,不知其他工艺下要用的话，如何自己建cell呢？

adele

以前遗留的问题，再顶起来，大家来讨论讨论！

adele

这个也不大懂，最近也碰到这样的问题。共同学习一下。
, f5 Y$ ^4 Y- H4 u+ f6 L我碰到的是这种电容用在vco里，电压对电容的大小有调节作用的。
下面是找到的一个公式，是否有用？
: V: _1 D+ C2 f* Q7 c
5 M% L+ C5 `( Q6 J% m还有就是，是否这种电容的两端为黑色的两边，电容的大小仅跟距离相关吗，跟两端的电压没有关系？
这种电容如果是用最上层金属（如M4)做的，那么它的下面是不是会需要M3,M2也以同样的方式连接以确保较好的性能呢？