設計interdigital capacitor

newengineer

要怎麼設計interdigital(指插型) capacitor ?
我找到一個公式,代進去和模擬出來有2pF的誤差,
# E* C4 ^/ [' k5 F: l模擬的電容值我是看1MHz那一點的電容值為準!
: A  Z  f# ]' ]+ t5 @
有沒有任何更好的interdigital capaictor reference可以study !
thanks all

adele

这个也不大懂，最近也碰到这样的问题。共同学习一下。
1 X+ _/ r, J% N5 G- H0 `8 h  t我碰到的是这种电容用在vco里，电压对电容的大小有调节作用的。
  d( ?1 t/ F" X' U4 l8 \8 v/ n下面是找到的一个公式，是否有用？

还有就是，是否这种电容的两端为黑色的两边，电容的大小仅跟距离相关吗，跟两端的电压没有关系？
1 B0 C9 c0 {5 K$ ]这种电容如果是用最上层金属（如M4)做的，那么它的下面是不是会需要M3,M2也以同样的方式连接以确保较好的性能呢？

adele

以前遗留的问题，再顶起来，大家来讨论讨论！

adele

TSMC90nm工艺似乎提供这种电容的model的,不知其他工艺下要用的话，如何自己建cell呢？

finster

建議你在使用公式計算時,一定要參考製程廠所提供的design rule來計算
6 R9 M3 e( ]$ V0 }7 x' e0 z0 e因為若是用metal to metal的寄生電容,每一家的製程廠的metal的寄生電容都不一樣,而且不同層的metal to metal也不一樣
( a6 B, a4 O3 r5 E. c6 ]! w/ g若沒有參考design rule,所計算出來的寄生電容的差距會頗大的
, W0 t# X8 P/ A' A' v- E而且,還要考慮到mask誤差的問題
另外,若很疑惑所計算出來的寄生電容值,建議你可以先用layout畫一個metal to metal 電容的cell,然後再抽LPE,看看所計算出來的寄生電容和筆算的誤差有多少,如此一來可以更精確地知道差距